[VHDL编程] PLL0

说明：简易锁相环设计电路 VHDL 设计语言仿真-full0 full frequency
<lee> 在 2025-06-19 上传 | 大小：3kb | 下载：0

[VHDL编程] CPLD_FPGAprogrammablelogicdeviceapplicationsandthe

说明：CPLD_FPGA可编程逻辑器件应用与开发技术，对学者很有帮助，欢迎大家下载！-CPLD_FPGA programmable logic device applications and the development of technology, useful for scholars, are welcome to download!
<孔凯敏> 在 2025-06-19 上传 | 大小：19.85mb | 下载：0

[VHDL编程] zhengzhoueda1

说明：用vhdl语言的fsk调制，所有文件都都齐全，只需要打开zhengzhoueda1.qpf就行了-Fsk modulation using vhdl language, all files are complete, just open zhengzhoueda1.qpf on the line
<老郑> 在 2025-06-19 上传 | 大小：869kb | 下载：0

[VHDL编程] sin

说明：用vhdl语言编写的余弦函数，-Vhdl language with the cosine function. . . . . . . .
<老郑> 在 2025-06-19 上传 | 大小：1kb | 下载：0

[VHDL编程] I2C_rw

说明：读写I2C FLASH的Verilog程序 -The Verilog program to read and write I2C FLASH
<石震> 在 2025-06-19 上传 | 大小：6kb | 下载：0

[VHDL编程] FJYFP

说明：用vhdl语言编写的分频程序，一个50分频，一个100分频，一个19200分频-Written by vhdl divide program, a 50-band, a 100 frequency, a frequency of 19200
<老郑> 在 2025-06-19 上传 | 大小：1kb | 下载：0

[VHDL编程] xiao

说明：四选一选择器的verilog实现！希望有用-Four selected to achieve a selector verilog! Hope that useful
<cj> 在 2025-06-19 上传 | 大小：192kb | 下载：0

[VHDL编程] keypadinterfacecontroller

说明：设计并实现一个4X8键盘接口控制器，含有时序产生电路、键盘扫描电路、弹跳消除电路、键盘译码电路、按键码存储电路、显示电路。要求：当按下某一键时，在数码管上显示该键对应的键值-Design and implement a 4X8 keypad interface controller, with timing generator circuit, the keyboard scanning circuit, bounce elimination circuit, the keyboard deco
<zhuimeng> 在 2025-06-19 上传 | 大小：6kb | 下载：0

[VHDL编程] calendar

说明：一个简单的日历子系统，有闰月检查，非常简单-A simple calendar subsystem
<绿竹小子> 在 2025-06-19 上传 | 大小：1kb | 下载：0

[VHDL编程] SystemVerilogAssertion

说明：SystemVerilog Assertion的应用例子。例子均在Synopsys VCS环境下编译通过。-The uploaded files are examples of Systemverilog Assertions. All of the codes are compiled successfully in Synopsys VCS environment.
<ls> 在 2025-06-19 上传 | 大小：5kb | 下载：0

[VHDL编程] snake

说明：在数码管上跑的贪吃蛇Verilog 程序-In the digital Verilog programs run on Snake
<绿竹小子> 在 2025-06-19 上传 | 大小：1kb | 下载：0

[VHDL编程] sm

说明：This example shows how a Sm component is directly coded in VHDL as concurrent statements. The multiplexor is coded as a single "when" statement. "Sm" is mnemonic for subtractor-multiplexor.
<Gopi> 在 2025-06-19 上传 | 大小：298kb | 下载：0