资源列表
[VHDL编程] CPLD--OMAPL137--ADS1178
说明:基于CPLD的OMAPL137与ADS1178数据通信设计-CPLD-based data communications design OMAPL137 and ADS1178<hanguosheng> 在 2025-06-20 上传 | 大小:255kb | 下载:0
[VHDL编程] nova_latest.tar
说明:VERILOG source code of a H.264 baseline decoder.<FRANCISCO JOSE> 在 2025-06-20 上传 | 大小:938kb | 下载:0
[VHDL编程] edge_detector
说明:基于CPLD的数字图像边缘检测算法的实现(VHDL源程序)-EDGE DETECIOR<郭以勋> 在 2025-06-20 上传 | 大小:1kb | 下载:0
[VHDL编程] Lookahead-adder
说明:超前进位加法器,可以实现提前实现进位,加速算法。-Lookahead adder<tom> 在 2025-06-20 上传 | 大小:23kb | 下载:0
[VHDL编程] ELIPTIC
说明:Matlab Security Eliptic curve crypto Matlab Security Eliptic curve crypto Matlab Security Eliptic curve crypto Matlab Security Eliptic curve crypto Matlab Security Eliptic curve crypto Matlab Security Eliptic curve crypto Matlab Security Eliptic curv<sakthivel> 在 2025-06-20 上传 | 大小:6.25mb | 下载:0
[VHDL编程] FPGA8051IP
说明:详细介绍了使用FPGA是实现8051IP核设计的流程和结果-Details the use of FPGA design is to achieve 8051IP nuclear processes and results<zhuweixian> 在 2025-06-20 上传 | 大小:20.26mb | 下载:0
[VHDL编程] VHDL
说明:时钟发生器用于生成不同的时钟信号clock、clk2、fetch与alu_clk,产生的时钟信号clk送往寄存器与状态控制器,时钟信号clk2送往数据控制器与状态控制器,信号fetch送往数据控制器与地址多路器,信号alu_clk送往算术逻辑单元。-Clock generator to generate different clock signals clock, clk2, fetch and alu_clk, generated clock signal sent to register w<cccs> 在 2025-06-20 上传 | 大小:4kb | 下载:0