[VHDL编程] code_lock

说明：用verilog语言设置一个简易密码锁，当顺序输入137966时，密码正确，led灯亮。 -Verilog language setting with a simple lock, when the order of input 137966, the password is correct, led lights.
<刘俊斌> 在 2025-06-08 上传 | 大小：1kb | 下载：0

[VHDL编程] lift_control

说明：用verilog语言编写的一个100层电梯控制系统。-Verilog language with a 100 floor elevator control system.
<刘俊斌> 在 2025-06-08 上传 | 大小：4kb | 下载：0

[VHDL编程] clock

说明：用verilog语言编写的一个电子钟。能够显示时分秒，具有清零，设置时间的功能。-Verilog language with an electronic clock. Can display minutes and seconds, with a clear, set the time function.
<刘俊斌> 在 2025-06-08 上传 | 大小：1kb | 下载：0

[VHDL编程] vga

说明：vga显示代码，能够实现彩色条纹显示。还有一个小球弹动的显示。-vga display code can be displayed in color stripes. There is also a bouncing ball display.
<刘俊斌> 在 2025-06-08 上传 | 大小：1kb | 下载：0

[VHDL编程] VHDL-Waveform-source

说明： I/V转换波形输出,可生成三角波、锯齿波、方波、和正弦波等常用波形。-I/V converter output waveforms can be generated triangle wave, sawtooth wave, square wave, and other commonly used sine wave.
<obu> 在 2025-06-08 上传 | 大小：2kb | 下载：0

[VHDL编程] fir_pipeline_lms

说明：verilog语言编写LMS（最小均方误差）自适应滤波器。-verilog language LMS (least mean square error) adaptive filter.
<刘俊斌> 在 2025-06-08 上传 | 大小：1kb | 下载：0

[VHDL编程] fir_lms

说明：verilog语言编写LMS（最小均方误差）自适应滤波器。-verilog language LMS (least mean square error) adaptive filter.
<刘俊斌> 在 2025-06-08 上传 | 大小：1kb | 下载：0

[VHDL编程] SPI

说明：对SPI协议的RTL实现，相当典型的一个例子。包括时钟分频，移位逻辑等等。-the verilog for spi
<刘明> 在 2025-06-08 上传 | 大小：584kb | 下载：0

[VHDL编程] HDB3-Decoding

说明：hdb3解码程序，输入时01代表+1,10代表-1,程序经仿真通过。-hdb3 decoder, input 01 representative of the representative+1,10-1, the program adopted by the simulation.
<李志强> 在 2025-06-08 上传 | 大小：1kb | 下载：0

[VHDL编程] HDB3-Coding

说明：HDB3码编码程序，能将普通码编码为HDB3码，输出中11代表V，10代表B，01代表01,00代表0，程序经仿真通过。-HDB3 coding procedures, able to encode common code HDB3 code, representative of the output of 11 V, 10 on behalf of B, 01 representatives on behalf of 01,00 0, the program adopted by the si
<李志强> 在 2025-06-08 上传 | 大小：2kb | 下载：0

[VHDL编程] Multiplier

说明：VHDL语言设计的乘法器，经过试验箱测试通过，用试验箱的8个拨码开关输入数字，按键按下输出结果。-VHDL language design of multiplier, after chamber test, with the chamber of the 8 DIP switch input numbers, key press output.
<李志强> 在 2025-06-08 上传 | 大小：2kb | 下载：0

[VHDL编程] Adder

说明：VHDL语言设计的加法器，在试验箱上使用8个拨码开关设置要加的2个数，按键按下输出相加的结果，在试验箱上测试通过。-Adder VHDL language design, in the chamber using the DIP switch setting 8 to 2 to add the number of keys pressed result of the addition output of the chamber on the test.
<李志强> 在 2025-06-08 上传 | 大小：2kb | 下载：0