[VHDL编程] FPGA_UART

说明：FPGA用Verilog编写的uart接口，包括发射和接收-Written by Verilog FPGA uart interface, including transmit and receive
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[VHDL编程] jiaotongdong

说明：详细描述了描述了交通灯的设计理念和方法，用VHDL实现了仿真结果是学习的好材料-Described in detail describes the design of traffic lights and method of the simulation results using VHDL implementation is good material for learning
<卧虎> 在 2025-06-05 上传 | 大小：652kb | 下载：0

[VHDL编程] dianziqin

说明：详细列举了电子琴的功能和作用，通过VHDL软件设计的方法方真出其结果，对于提高VHDL有很大的帮助-Keyboards list in detail the functions of the software design, the method by VHDL true out its results, party for improving VHDL has very great help
<卧虎> 在 2025-06-05 上传 | 大小：1.07mb | 下载：0

[VHDL编程] chuzuche

说明：出租车计价系统详细说明了计价系统的原理和工作过程，用VHDL语言说明了其各方面的功能-Taxi pricing pricing system described in detail the principle and process of the system, using VHDL language to explain the function of all aspects of its
<卧虎> 在 2025-06-05 上传 | 大小：227kb | 下载：0

[VHDL编程] xiyiji

说明：描述了洗衣机的工作原理和实现方法，通过vhdl的逻辑描述和行为描述方便简单的实现了此功能-Describes the working principle of washing machine and its realization methods, through the logic of VHDL described and act descr iptions convenience simple realizing the function
<卧虎> 在 2025-06-05 上传 | 大小：535kb | 下载：0

[VHDL编程] vhdl-xiyiji

说明：基于quartus2的vhdl状态机——洗衣机编程应用，采用EDA自顶向下的设计方法。-The vhdl state machine based quartus2- washing machine programming applications, the EDA top-down design approach.
<zenpging> 在 2025-06-05 上传 | 大小：979kb | 下载：0

[VHDL编程] saicheyouxi

说明：用VHDL软件开发了赛车游戏，经过max plus 2的验证 很好而且很实用 很有意思-VHDL software was developed with racing games, after a good verification max plus 2 very interesting and very useful
<卧虎> 在 2025-06-05 上传 | 大小：3.36mb | 下载：0

[VHDL编程] pwmyixiang

说明：用VHDL编写的基于CPLD移相程序,开发环境是ISE9.1-CPLD with VHDL-based preparation phase procedures, the development environment is ISE9.1
<zhoujie> 在 2025-06-05 上传 | 大小：5kb | 下载：0

[VHDL编程] 16qam

说明：simulink平台上实现16QAM的解调模型，并用XILINX ISE软件实现modesim仿真-Simulink on a platform of 16QAM demodulation models, modesim and XILINX ISE software simulation
<张德> 在 2025-06-05 上传 | 大小：48kb | 下载：0

[VHDL编程] Sainty2

说明：里边有一个半加器。、一个全加器、一个触发器和一个无符号4乘4的乘法器程序，可以完成4位无符号数相乘-Inside there is a half adder. , A full adder, a flip-flop, and an unsigned 4 by 4 multiplier process can be completed by multiplying the number of 4-bit unsigned
<青争> 在 2025-06-05 上传 | 大小：3kb | 下载：0

[VHDL编程] code

说明：浙江大学体系结构实验代码 实现流水线的forwarding-Architecture, Zhejiang University Experimental code pipeline forwarding
<crystal> 在 2025-06-05 上传 | 大小：16kb | 下载：0

[VHDL编程] exp7_final

说明：CPU流水线设计 实现旁路 停顿 和 控制竞争处理 源代码-CPU pipeline design and control of competition to achieve bypass stop processing the source code
<crystal> 在 2025-06-05 上传 | 大小：3.01mb | 下载：0