[VHDL编程] shuzizhong

说明：数字钟，数码管显示星期时间，4键为复位，1键加2键为加时间，1加3为减时间-Digital clock, digital display weeks, 4 button to reset a key plus 2 keys for added time, plus 3 to minus 1 time
<li> 在 2025-06-02 上传 | 大小：53kb | 下载：0

[VHDL编程] Digital-Communicating-System

说明：基于FPGA的数字通信系统，主要包含编译码模块，位同步模块，基于nios的片上系统合成模块。-FPGA-based digital communications system, the main module contains the encoding and decoding, bit synchronization modules, chip-based system nios synthesis module.
<何兴凯> 在 2025-06-02 上传 | 大小：233kb | 下载：0

[VHDL编程] 74-Hamming-code-encoder-and-decoder

说明：基于VHDL实现（7，4）汉明码的编码器和译码器-VHDL-based implementation (7,4) Hamming code encoder and decoder
<付沅键> 在 2025-06-02 上传 | 大小：3kb | 下载：0

[VHDL编程] CM-Goi-[Compatibility-Mode]

说明：tai lieu chuyen mach goi
<chuotcon313> 在 2025-06-02 上传 | 大小：36kb | 下载：0

[VHDL编程] VIDEO-STREAMING

说明：This the program for video streaming.-This is the program for video streaming.
<aryan> 在 2025-06-02 上传 | 大小：292kb | 下载：0

[VHDL编程] xiyiji

说明：VHDL模拟洗衣机运行过程，用数码管和LED，显示洗涤，漂洗，甩干三个过程分时操作，可手动选择，有倒计时有蜂鸣-VHDL simulation running washing machine, with digital control and LED, display washing, rinsing, drying three processes timeshare, you can manually select, there is
<刘云飞> 在 2025-06-02 上传 | 大小：989kb | 下载：0

[VHDL编程] PLL

说明：该测试程序用过Verilog HDL实现对PLL的分频，既频率管理功能-The Verilog HDL test procedure used to achieve the sub PLL frequency, only the frequency management function
<Henin Lu> 在 2025-06-02 上传 | 大小：3kb | 下载：0

[VHDL编程] VHDL_Sample

说明：VHDL VGA彩条发射器，里面有4个文件，分别是直接输出的，还有通过ROM查找颜色的，通过RAM和DRAM的-VHDL VGA color of the transmitter, there are 4 files, namely, direct output, as well as to find color by ROM, RAM and DRAM through the
<蔡灿> 在 2025-06-02 上传 | 大小：3.1mb | 下载：0

[VHDL编程] Verilog-HDL(HuaWei)

说明：Verilog入门教程，Verilog HDL入门教程（华为）.pdf-Verilog Tutorial
<祖先锋> 在 2025-06-02 上传 | 大小：256kb | 下载：0

[VHDL编程] forwarding

说明：浙江大学体系结构实验课代码，5级流水线实现旁路和停顿-5-stage pipeline to achieve realization of the bypass pipeline bypass pause 5 pause
<crystal> 在 2025-06-02 上传 | 大小：2.97mb | 下载：0

[VHDL编程] exp8

说明：浙江大学体系结构实验课代码 实现5级流水线带有停顿，旁路和控制竞争的处理。-Experimental Architecture, Zhejiang University course code with a pause 5-stage pipeline, bypassing the treatment and control of competition.
<crystal> 在 2025-06-02 上传 | 大小：3.07mb | 下载：0

[VHDL编程] VHDL5.2

说明：In this report the design, implementation and testing of a Combination State Lock Machine from the given information, all of the design steps will be carried out using altera Max Plus II software package.
<zyad> 在 2025-06-02 上传 | 大小：239kb | 下载：0