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[VHDL编程] EDA-dianti-kongzhiqi
说明：设计一个６层自动升降电梯的控制电路，该控制器可控制电梯完成６层楼的载客服务，且遵循方向优先原则，同时指示电梯运行情况和电梯内外请求信息，具体要求如下： （１）每层电梯入口处设有上、下请求开关，电梯内设有乘客到达楼层的请求开关。 （２）设有电梯所处楼层指示、电梯运行模式（上升或下降）指示。 （３）电梯的上升和下降的时间均为2s。 （４）电梯到达停站请求后，开门时间为4s，关门时间为3s，可以通过快速关门信号和关门中断信号控制关门。 （５）能记忆电梯内、外的所有请求信号，并按照电<wyj> 在 2025-06-24 上传 | 大小：256kb | 下载：0
[VHDL编程] VHDL-fudianyunsuan
说明：用VHDL_语言在FPGA_上实现浮点运算,本文叙述的比较清楚，对初步了解浮点运算有较高的参考价值-failed to translate<> 在 2025-06-24 上传 | 大小：121kb | 下载：0
[VHDL编程] modelsim-start
说明：modelsim 入门，开发软件入门教程-Getting Started with modelsim<吴林> 在 2025-06-24 上传 | 大小：762kb | 下载：0
[VHDL编程] Computer-Architecture-lab1
说明：计算机组成实验作业1，fpga开发板，verilog语言编写-Composition of experimental computer operating 1, fpga development board, verilog language<聪聪> 在 2025-06-24 上传 | 大小：66kb | 下载：0
[VHDL编程] Nebhrajani
说明：Nebhrajani异步FIFO翻译版，fifo结构-Nebhrajani translated version of the asynchronous FIFO<吴林> 在 2025-06-24 上传 | 大小：533kb | 下载：0
[VHDL编程] Computer-Architecture-lab2
说明：计算机组成实验作业2，fpga开发板，verilog语言编写-Composition of experimental work computer 2, fpga development board, verilog language<聪聪> 在 2025-06-24 上传 | 大小：871kb | 下载：0
[VHDL编程] Computer-Architecture-lab3
说明：计算机组成实验作业3，fpga开发板，verilog语言编写-Composition of experimental computer operating 3, fpga development board, verilog language<聪聪> 在 2025-06-24 上传 | 大小：287kb | 下载：0
[VHDL编程] Computer-Architecture-lab4
说明：计算机组成实验作业4，fpga开发板，verilog语言编写-Composition of experimental computer operating 4, fpga development board, verilog language<聪聪> 在 2025-06-24 上传 | 大小：3.01mb | 下载：0
[VHDL编程] Computer-Architecture-lab5
说明：计算机组成实验作业5，fpga开发板，verilog语言编写-Composition of experimental computer operating 5, fpga development board, verilog language<聪聪> 在 2025-06-24 上传 | 大小：4.82mb | 下载：0
[VHDL编程] Computer-Architecture-lab6
说明：计算机组成实验作业6，fpga开发板，verilog语言编写-Composition of experimental computer operating 6, fpga development board, verilog language<聪聪> 在 2025-06-24 上传 | 大小：4.08mb | 下载：0