[VHDL编程] zffsq

说明：
<cheng> 在 2025-06-21 上传 | 大小：18kb | 下载：0

[VHDL编程] szzsj

说明：本文设计的数字钟具有以下特点: 1、具有时、分、秒计数显示功能，以二十四小时循环计时。 2、具有清零，调节小时，分钟的功能。 3、具有整点报时同时LED灯花样显示的功能。 -This paper describes the design of digital clock with the following characteristics : 1, with time, minutes and seconds count display function, to the 24-h
<cheng> 在 2025-06-21 上传 | 大小：12kb | 下载：0

[VHDL编程] mnxhjc

说明：本实验用DA转换＋比较器的方法对外界模拟信号进行检测，同时这种联合装置加上CPLD可以代替低频AD转换器的功能。-this experiment+ DA conversion method of comparison to the outside world analog signal detection, while such joint CPLD devices can be replaced with low-frequency AD converter functions.
<cheng> 在 2025-06-21 上传 | 大小：9kb | 下载：0

[VHDL编程] smxsqddl

说明：本实验只为了解教学系统中8位八段数码管显示模块的工作原理，设计标准扫描驱动电路模块.-this experiment only to understand the teaching system eight eight LED Display Module principle, design standards scanning drive circuit module.
<cheng> 在 2025-06-21 上传 | 大小：10kb | 下载：0

[VHDL编程] 20074249422318919

说明：good very good-good good very good
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[VHDL编程] 20051122141440

说明：haha hahahahha hao aho -haha hahahahha hao haoahoaho
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[VHDL编程] FIR_filter_DA_machine

说明：用verilog 代码编写的179阶FIR数字滤波器，采用分布式算法实现-verilog code used to prepare the 179 band FIR digital filters, using Distributed Algorithms
<a> 在 2025-06-21 上传 | 大小：1kb | 下载：0

[VHDL编程] VGA_control_verilogHDL

说明：基于FPGA的VGA控制器设计。对外支持普通VGA接口，以600×480的分辨率和60Hz扫描率为例。对内支持NIOSII软核接口。-FPGA-based VGA controller design. External support ordinary VGA interface, to 600 × 480 resolution and scan rate of 60Hz as an example. Internal support NIOSII soft-core interface.
<Ray ZH> 在 2025-06-21 上传 | 大小：282kb | 下载：0

[VHDL编程] DDS_generator

说明：DDS锯齿波发生器： 开发平台：maxplus＋FPGA 功能： 输出X路扫屏锯齿波。频率可用键盘精确控制，设置多个挡位；可水平移动波形；-DDS sawtooth generator : Development Platform : maxplus+ FPGA functions : So output X Lu Ping Sawtooth. Keyboard can be used precision frequency control, multiple gear; Mobile
<shiyj> 在 2025-06-21 上传 | 大小：833kb | 下载：0

[VHDL编程] 254646

说明：数码管动态扫描 vhdl-of dynamic digital scanning vhdl
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[VHDL编程] exp13_7

说明：竞赛抢答器:控制8255,C口作为输入,从A口输出与之对应的LED段码-race Responder : Control 8255, C mouth as input, output from the A-corresponding to the code of LED
<唐迪> 在 2025-06-21 上传 | 大小：3kb | 下载：0

[VHDL编程] Verilog-Accumulator

说明：the folder contains two files written by Verilog HDL. the first one is an implementation of an accumulator that takes serial data as an input, and its output will be an accumulated sum of each consecutive four input samples. the second file is a te
<sawsan> 在 2025-06-21 上传 | 大小：1kb | 下载：0