[VHDL编程] VGA

说明：VGA图像显示控制器的设计，在DE2板子上成功运行显示-the design of VGA image display controller, it have been run on DE2 successfully
<fhong> 在 2026-01-12 上传 | 大小：2.02mb | 下载：0

[VHDL编程] QuartusPIIPp2BPModelSimPSE

说明：详细描述了OFDM系统中的各个环节，让我们更清晰的知道怎样克服系统的缺陷-A detailed descr iption of all aspects of the OFDM system, let us know more clearly how to overcome system deficiencies
<李温娜> 在 2026-01-12 上传 | 大小：968kb | 下载：0

[VHDL编程] DE2_70_SD_Card_Audio_Player

说明：DE2播放音乐，包含文件系统，帮助开发MP3。-DE2 music, including the file system.
<秦金文> 在 2026-01-12 上传 | 大小：4.21mb | 下载：0

[VHDL编程] fifo

说明：用vhdl语言实现对八位数据进行缓存的控制-With VHDL language implementation to eight of the data cache of control
<avir> 在 2026-01-12 上传 | 大小：511kb | 下载：0

[VHDL编程] adc0809ctrl

说明：用fpga芯片使用vhdl语言对AD转换芯片ADC0809进行控制-Using the fpga chip use language of VHDL AD transform chip ADC0809 control
<avir> 在 2026-01-12 上传 | 大小：168kb | 下载：0

[VHDL编程] traffic

说明：verilog hdl a simple program for traffic light. for three lights, green, yellow and red-verilog hdl a simple program for traffic light. for three lights, green, yellow and red
<shisaiyu> 在 2026-01-12 上传 | 大小：1.41mb | 下载：0

[VHDL编程] SBWHGL

说明：s7-200 煤炭取样及称重 煤炭取样及称重-s7-200
<谢建福> 在 2026-01-12 上传 | 大小：6.34mb | 下载：0

[VHDL编程] PCIE_V5

说明：PCIE_V5是一个完整的VC工程，用于xilinx Virtex5 FPGA的PCIe板卡下DMA数据读取，只能在Win xp下运行，板卡的驱动程序需要安装WinDriver-PCIE_V5 is a VC++ project, which is used to ingress massive data from PCIe board based on Virtex5 FPGA through DMA interface. Install Windriver to offer the boar
<dongtian> 在 2026-01-12 上传 | 大小：20.03mb | 下载：0

[VHDL编程] ChanEst_ise11

说明：OFDM基于导频的MMSE信道估计的Verilog完整工程，可以和matlab配合使用，源自清华电子系成熟的工程和算法-Verilog Project for MMSE ChanEst of OFDM
<dongtian> 在 2026-01-12 上传 | 大小：1.01mb | 下载：0

[VHDL编程] DDR2_test_Virtex5

说明：针对于Virtex5 FPGA的DDR2读写测试的完整工程，2颗DDR2芯片的数据总线并接为32位，时钟200MHz-A full project for DDR2 test in Virtex5 FPGA board, with 32 bit data bus and 200MHz clock
<dongtian> 在 2026-01-12 上传 | 大小：13.02mb | 下载：0

[VHDL编程] SDI_PassThru_VHDL_Virtex5_ise12_2

说明：SDI_PassThru_VHDL是针对Virtex5 LXT FPGA的SDI码流从GTP收端环出到发端的一个完整工程，源自于Xilinx提供的源码，不一样的是去掉了开发板ml571所要求的昂贵的收发时钟同步子板，经过长时间的调试后，终端电视仍然可以显示，但是会丢帧。（收发时钟不同步，丢帧和收不到SDI码流都是正常的）-SDI_PassThru_VHDL for SDI application in the Virtex 5 FPGA board
<dongtian> 在 2026-01-12 上传 | 大小：11.27mb | 下载：0

[VHDL编程] fifo

说明：异步fifo的verilogHDL代码 通过比较读写地址并产生异步空/满标志，再通过把异步空/满标志同步到相应时钟域来实现数据的传递。很好的解决了亚稳态的问题。-code of asynchronous fifo
<Bruce Lee> 在 2026-01-12 上传 | 大小：18kb | 下载：0