[VHDL编程] modelsimPdebusssyPnlint

说明：利用debbusy nlint 做代码追踪 代码纠错，verilog ，vhdl ， modelsim vcd 文件， debbusy 查看 vcd文件。-modelsim simulation and save the vcd file。 debbusy use vcd data ，see the waveform。
<james> 在 2025-06-23 上传 | 大小：163kb | 下载：0

[VHDL编程] mangxinhao

说明：关于盲信号的一片很好的文章，可供初入门的同学参考。-blind signal
<by> 在 2025-06-23 上传 | 大小：227kb | 下载：0

[VHDL编程] FPGA-development

说明：fpga 开发全攻略， 初学者， 了解fpga ， 开发环境-fpga development manual。 starter，verilog
<james> 在 2025-06-23 上传 | 大小：8.75mb | 下载：0

[VHDL编程] waveform_gen_latest.tar

说明：This file consists of a design with doc file descr iption to generate sin-cos, sawtooth and square waves. The method used is DDS.
<mostafa> 在 2025-06-23 上传 | 大小：557kb | 下载：0

[VHDL编程] blink.c

说明：Simple AVR Test program. Blinking LED.
<iholdap> 在 2025-06-23 上传 | 大小：1kb | 下载：0

[VHDL编程] Desktop

说明：adder verilog. is not c language. just an adder in verilog
<zotillo> 在 2025-06-23 上传 | 大小：1.85mb | 下载：0

[VHDL编程] UART1-Receive-and-dispatch

说明：这是一个UART1 收发实验程序，调试通过，仅供参考-This is an UART1 to receive and dispatch to test procedure and adjust to try to pass and only provide a reference...
<袁先生> 在 2025-06-23 上传 | 大小：51kb | 下载：0

[VHDL编程] ddr_model_c3

说明：DDR仿真模型，采用erilong语言，FPGA开发DDR控制器必备-DDR simulation module verilog
<张雪松> 在 2025-06-23 上传 | 大小：9kb | 下载：0

[VHDL编程] FFT288

说明：本部分是128点的fft,经过了modelsim的仿真验证.里面采用了华莱士树等结构,整体结构采用2-It is 128 point fft,which has been verificated in the modelsim.In the verilog code ,we use hulaishi tree.we use 288 architecture to complete it.
<gaod> 在 2025-06-23 上传 | 大小：1.02mb | 下载：0

[VHDL编程] fpga_com_intf

说明：一个简单的串口通信程序，verilog, 很容易实现，而且占资源很少-a simple serial interface
<lilibang> 在 2025-06-23 上传 | 大小：1kb | 下载：0

[VHDL编程] ISE-use-guide-the-full-version

说明：ISE使用指南完整版。ISE是使用XILINX的FPGA的必备的设计工具.-ISE use guide the full version. XILINX FPGA ISE is to use the necessary design tools.
<sunhuiping> 在 2025-06-23 上传 | 大小：7.1mb | 下载：0

[VHDL编程] VHDL-the-count

说明：利用VHDL 硬件描述语言设计一个0~9999 的加法计数器。根据一定频率的触发 时钟，计数器进行加计数，并利用数码管进行显示，当计数到9999 时，从0 开始重新计数-Use of VHDL hardware descr iption language design a 0 ~ 9999 addition counter. According to a certain frequency of the trigger The clock, counter add count, and
<sunhuiping> 在 2025-06-23 上传 | 大小：633kb | 下载：0