[VHDL编程] Training-Example---FIFO

说明：FIFO :-first in first out register it acts as a buffer and uses in many serial communication interface like UART
<yati> 在 2026-01-08 上传 | 大小：207kb | 下载：0

[VHDL编程] spacewire_src

说明：opencores上的关于spacewire的初级源码，已经通过板上实验，但是工程应用有待完善，可以作为设计人员的设计参考-opencores on spacewire on the primary source, the board has passed the test, but the engineering applications need to be improved, can be used as design The design reference staff
<> 在 2026-01-08 上传 | 大小：3.1mb | 下载：0

[VHDL编程] verilog_learn

说明：初学者学习verilog的很好范例，对于初学者或许有用，都是很经典的例子-Verilog for beginners to learn a good example, may be useful for beginners, are classic examples
<> 在 2026-01-08 上传 | 大小：2.46mb | 下载：0

[VHDL编程] des_3

说明：对于3DES加密解密算法的verilog实现，已经得到测试通过，对于学习3DES加密解密的实现过程很有用-3DES encryption and decryption algorithms for the verilog implementation has been tested for learning the implementation of 3DES encryption and decryption process is useful
<> 在 2026-01-08 上传 | 大小：11kb | 下载：0

[VHDL编程] UART

说明：C8051F410 单片机UART应用程序，简单易懂在keil编译通过-C8051F410 microcontroller UART application, simple and understandable in compile keil
<王绿飞> 在 2026-01-08 上传 | 大小：4kb | 下载：0

[VHDL编程] move

说明：VGA可移动彩条设计。为了显示更大的图象，用外部ROM取代FPGA的内部ROM-VGA mobile striped design. In order to show more images, with external ROM replace the FPGA internal ROM
<yishuihan> 在 2026-01-08 上传 | 大小：24kb | 下载：0

[VHDL编程] sdram_access

说明：sdram 控制器，VHDL程序源代码。-sdram controller,vhdl program
<wanggt> 在 2026-01-08 上传 | 大小：711kb | 下载：0

[VHDL编程] STM32108PKT-I2C-E2PROM

说明： 本例程使用I2C2 来读写M24C02。 本例程使用校验I2C 总线状态的方式，来使的I2C 器件能可靠通行，然后 再根据I2C 协议，读写M24C02，SysTick 用于通信超时控制。 其中，PB10为I2C2 的时钟脚，PB11为I2C2 的数据脚，都配置为复合 功能开漏输出。 -The routine use I2C2 to read and write M24C02. The routine use check the stat
<zhangxuezhi> 在 2026-01-08 上传 | 大小：29kb | 下载：0

[VHDL编程] SIMPLE-ALU.docx

说明：SIMPLE ALU CODE IN VHDL
<SATYA> 在 2026-01-08 上传 | 大小：169kb | 下载：0

[VHDL编程] spartan_LCD

说明：实现了spartan-3E LCD的显示驱动，可以通过LCD观察数据变化-Realize the Spartan-3 E LCD display driver, can pass LCD observation data changes
<乔子良> 在 2026-01-08 上传 | 大小：1kb | 下载：0

[VHDL编程] I2C_vhdl

说明： IMPORTANT NOTE: This design uses the I2C SCL signal as a clock. This requires that the SCL signal have clean, fast edges on both the rising and falling edges of this signal. Slow rise and fall times on this signal can show noise effects whic
<vijendra pal> 在 2026-01-08 上传 | 大小：830kb | 下载：0

[VHDL编程] manchester_verilog

说明： This design is targeted to the XCR3064XL-7VQ100C CoolRunner CPLD. This is a 3V, 64 macrocell device in a 100 VQFP package. The fitter was allowed to pick the pin-out for the device.
<vijendra pal> 在 2026-01-08 上传 | 大小：10kb | 下载：0