[VHDL编程] CPU

说明：4位和8位，8运算，QUARTUS简易处理器,能在Quartus上运行-4 and 8-bit, 8 operations, QUARTUS simple processors, can run on the Quartus
<朱源文> 在 2025-06-23 上传 | 大小：6.26mb | 下载：0

[VHDL编程] final-design

说明：利用verilog来实现一个右移的桶式移位寄存器-make a left shifting register in verilog HDL
<陈静波> 在 2025-06-23 上传 | 大小：1.32mb | 下载：0

[VHDL编程] clock

说明：多功能数字钟 24小时计时 整点报时功能 闹钟设置功能 校时 复位等-Multi-function digital clock 24 hours to strike the alarm clock on the hour function when the reset function, etc
<韩延罡> 在 2025-06-23 上传 | 大小：11kb | 下载：0

[VHDL编程] clock--the-end

说明：多功能数字钟 24小时计时 整点报时功能 闹钟设置功能 校时 复位等-Multi-function digital clock 24 hours to strike the alarm clock on the hour function when the reset function, etc
<韩延罡> 在 2025-06-23 上传 | 大小：2kb | 下载：0

[VHDL编程] scrambler-wimax

说明：This package contains synthesizable VHDL codes for scramber/descrambler module for IEEE 802.16 WiMAX PHY layer.
<zpatel> 在 2025-06-23 上传 | 大小：1kb | 下载：0

[VHDL编程] Lcd

说明：lcd interface with PIC microocntroller
<raj> 在 2025-06-23 上传 | 大小：30kb | 下载：0

[VHDL编程] qiduanxianshiyima

说明：利用译码程序在FPGA/CPLD中实现16进制数的译码显示.通过EDA原理图设计方法利用prim库中7448芯片进行7段译码显示-Using decode program FPGA/CPLD realized in hexadecimal number decoding display. Through the EDA principle diagram design method using the prim library 7448 chips for 7 period of decodin
<韩延罡> 在 2025-06-23 上传 | 大小：50kb | 下载：0

[VHDL编程] 38yimaqi

说明：学习设计一个3/8译码器，并在实验板上验证； 2．学习使用VHDL语言进行逻辑设计输入； 3．学习设计仿真工具的使用方法； -Learning design a 3/8 decoder experiments, the board validation 2. Learn to use VHDL language to logical design input 3. Learning design simulation tools using methods
<韩延罡> 在 2025-06-23 上传 | 大小：358kb | 下载：0

[VHDL编程] laboratory-10

说明：基于DE2开发板的实例10进行编写，为整个工程的打包文件-this is a file for lab10 of DE2,you can use this to learn how to design a processor
<pei> 在 2025-06-23 上传 | 大小：40kb | 下载：0

[VHDL编程] shenfaqi

说明：設計一個除法器電路，輸入 8 -位元的被除數 A 與除數 B ，輸出為商 Q=A/B及餘數R。-Design a divider circuit, type 8- bit of the dividend A and divisor B, output of business Q = A/B and the remainder R.
<yc> 在 2025-06-23 上传 | 大小：1kb | 下载：0

[VHDL编程] qudoudong

说明：多按键去抖动电路VHDL源码，按键个数参数化，每个按键处理调用了上面的模块：-Many buttons to dither circuit VHDL source, the number of key parameter, each key, the call to the treatment of the above modules:
<韩延罡> 在 2025-06-23 上传 | 大小：1kb | 下载：0

[VHDL编程] random1

说明：Random binary sequence generator using four flip-flops. It does not require any external input except clock.
<zpatel> 在 2025-06-23 上传 | 大小：1kb | 下载：0