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[VHDL编程] rom_mod_sine
说明:Altera FPGA 从rom读数据,产生正弦波,modulsim仿真-Altera FPGA read data from ROM, produce sine wave, modulsim simulation<小亮> 在 2025-06-19 上传 | 大小:7kb | 下载:0
[VHDL编程] rom_read_modelsim
说明:Altera FPGA ,modulsim仿真rom读取,Quartus工程-Altera FPGA, modulsim simulation ROM read, Quartus engineering<小亮> 在 2025-06-19 上传 | 大小:673kb | 下载:0
[VHDL编程] mdio_slave
说明:It s VERILOG (not VHDL) code for mdio slave<Andrei> 在 2025-06-19 上传 | 大小:3kb | 下载:0
[VHDL编程] width
说明:用verilog编写的,通过对时钟脉冲计数来记录脉冲宽度-measure pulse width<yunbingqian> 在 2025-06-19 上传 | 大小:4.17mb | 下载:0
[VHDL编程] pulse_width
说明:用verilog编写的,通过对时钟脉冲计数来记录脉冲宽度-measure pulse width<yunbingqian> 在 2025-06-19 上传 | 大小:4.17mb | 下载:0
[VHDL编程] clock
说明:本设计主要研究基于FPGA的数字钟,要求时间以24小时为一个周期,显示年、月、日、时、分、秒。具有校时以及报时功能,可以对年、月、日、时、分及秒进行单独校对,使其校正到标准时间。-This design is the main research based on FPGA digital clock, required time to 24 hours for a cycle, display date and time, minutes and seconds. The strike has<张伟> 在 2025-06-19 上传 | 大小:157kb | 下载:0
[VHDL编程] VerilogHDLshuzizhong
说明:本设计的数字钟,要求显示格式为小时—分钟—秒钟,分别在8个七段LED数码管上以动态分时扫描的方式显示,附加功能:有调时模式,增加秒表功能-The design of the digital clock, required to display format for hours-minutes-seconds, respectively in eight seven LED digital tube for dynamic points the way to scan showed that ad<张伟> 在 2025-06-19 上传 | 大小:106kb | 下载:0
[VHDL编程] Embedded_System_Lab
说明:Tutorial on Embedded Systems with NIOS II, SOPCBuilder and Quartus II.<rponguil> 在 2025-06-19 上传 | 大小:1.34mb | 下载:0
[VHDL编程] DCT8_final
说明:二维dct算法的fpga实现及验证,采用VHDL语言编写。-2D-dctThe FPGA realizing algorithm<鸿哲> 在 2025-06-19 上传 | 大小:7kb | 下载:0