[VHDL编程] jiafa

说明：基于QUTER的VHDL言语的加法器设计-Based on the words of the QUTER VHDL adder design
<shenlina> 在 2025-06-18 上传 | 大小：126kb | 下载：0

[VHDL编程] SR

说明：基于QUTER的ST器的VHDL语言设计！-Based on the QUTER ST device VHDL language design!
<shenlina> 在 2025-06-18 上传 | 大小：94kb | 下载：0

[VHDL编程] shiyan2a

说明：计算机网络组成实验的QUTER的VHDL的程序组列！-The computer network consisting of the experiment QUTER VHDL program group row!
<shenlina> 在 2025-06-18 上传 | 大小：434kb | 下载：0

[VHDL编程] lighting

说明：This road signal controller. highway and contry road controlling. goooooood!! FULL Verilog source.-This is road signal controller. highway and contry road controlling. goooooood!! FULL Verilog source.
<choijinsol> 在 2025-06-18 上传 | 大小：28kb | 下载：0

[VHDL编程] compare

说明：verilog两个数的比较，由加法器改编而来-verilog comparison
<贺恩力> 在 2025-06-18 上传 | 大小：1kb | 下载：0

[VHDL编程] VLSI_4bitadder

说明：This source is 4bit adder at magic tool sp source file gooood
<choijinsol> 在 2025-06-18 上传 | 大小：278kb | 下载：0

[VHDL编程] detector

说明：this file is detector verilog source and test bench file thank you!
<choijinsol> 在 2025-06-18 上传 | 大小：108kb | 下载：0

[VHDL编程] twomux4to1

说明：this source is 4to1 mux two design. verilog source.
<choijinsol> 在 2025-06-18 上传 | 大小：854kb | 下载：0

[VHDL编程] add_sub

说明：this source is adder_substrate verilog source adder and subatrate mix very gooooood!
<choijinsol> 在 2025-06-18 上传 | 大小：743kb | 下载：0

[VHDL编程] watchvhd

说明：WATCHVHD硬件描述语言(VHDL)是一个顶级的一个停表类型项目。-WATCHVHD is a top level VHDL type project of a Stop Watch.
<linuxxx> 在 2025-06-18 上传 | 大小：123kb | 下载：0

[VHDL编程] MIPS_Pipelined_CPU

说明：MIPS Pipelined CPU written on VHDL with commands, 5 stage pipeline
<dor> 在 2025-06-18 上传 | 大小：181kb | 下载：0

[VHDL编程] verilog-reference-guide.pdf

说明：this ebook is for verilog reference guide for starter and it will help you to learn the language easily.
<ABHISHEK TIWARI> 在 2025-06-18 上传 | 大小：201kb | 下载：0