[VHDL编程] Manchester-Encoding-Verilog

说明：THIS DESIGN IS PROVIDED TO YOU “AS IS”. XILINX MAKES AND YOU RECEIVE NO WARRANTIES OR CONDITIONS, EXPRESS, IMPLIED, STATUTORY OR OTHERWISE, AND XILINX SPECIFICALLY DISCLAIMS ANY IMPLIED WARRANTIES OF MERCHANTABILITY, NON-INFRINGEMENT, OR FITNESS FOR
<liyapei> 在 2025-06-13 上传 | 大小：8kb | 下载：0

[VHDL编程] PCI9054

说明：本文介绍了基于PCI接口的500 MHz高速数据采集系统的设计。该系统采用高速FPGA和大容量存储器对高速采集后的海量数据进行缓冲和存储，通过PCI接I=l电路实现和主机的通信。另外还详细介绍了PLX公司的一款先进的总线控制PCI9054的特性、总线操作方式和DMA操作等功能，及其在PCI接口电路中的具体应用，从而提供了一种简便而高效的PCI接口电路实现方法。-This article describes a design based on the PCI interface, 500 MHz
<liyapei> 在 2025-06-13 上传 | 大小：253kb | 下载：0

[VHDL编程] A-Novel-Coordinated-Control-Strategy-for-Improvin

说明：A Novel Coordinated Control Strategy for Improving
<meysam> 在 2025-06-13 上传 | 大小：464kb | 下载：0

[VHDL编程] eda

说明：EDA 正弦信号发生器：正弦信号发生器的结构有四部分组成，如图1所示。20MHZ经锁相环PLL20输出一路倍频的32MHZ片内时钟,16位计数器或分频器CNT6，6位计数器或地址发生器CN6，正弦波数据存储器data_rom。另外还需D/A0832（图中未画出）将数字信号转化为模拟信号。此设计中利用锁相环PLL20输入频率为20MHZ的时钟，输出一路分频的频率为32MHZ的片内时钟，与直接来自外部的时钟相比，这种片内时钟可以减少时钟延时和时钟变形，以减少片外干扰 还可以改善时钟的建立时间和保持时
<王丽丽> 在 2025-06-13 上传 | 大小：33kb | 下载：0

[VHDL编程] Filter

说明：用vhdl和sopc编写的示波器程序，可以编译，可以执行-VHDL and sopc written oscilloscope program, you can compile, you can perform
<li> 在 2025-06-13 上传 | 大小：24.73mb | 下载：0

[VHDL编程] Process_Algebra_www.softarchive.net

说明：Research towards meeting the higher demands for higher data rates was the main reason for the birth of an evolution technology towards the 4th generation mobile communication systems. This evolution to the current 3rd generation UMTS systems
<Dang Dung> 在 2025-06-13 上传 | 大小：3.47mb | 下载：0

[VHDL编程] 2048Mb_ddr2_verilog_model

说明：ddr2 verilog model,用于验证DDR2 Controller。-DDR2 Verilog model, and used to verify the DDR2 Controller.
<天空> 在 2025-06-13 上传 | 大小：2.51mb | 下载：0

[VHDL编程] ZZZZ

说明：中国机器人大赛擂台赛设计，主要用于11年的机器人比赛，参考-China robot competition arena design, mainly for11 years of robot competitions, reference
<王鹏> 在 2025-06-13 上传 | 大小：1kb | 下载：0

[VHDL编程] 1

说明：基于fpga的bpsk实现 module psk(clk,clr,fcw,angle,M,EN,psk_output) input[31:0]fcw //载波频率 input[9:0]angle //载波相位 input clk,clr input M,EN //M为 -vhdl bpsk fpga dpsk module psk(clk,clr,fcw,angle,M,EN,psk_output) input[31:0]fcw //载波频率 input[9:0]angle /
<yanchao> 在 2025-06-13 上传 | 大小：92kb | 下载：0

[VHDL编程] hanzi

说明：主要是基于FPGA的汉子的显示，提取汉字库，服务于其他程序-Is mainly based on the FPGA man display, extraction of Chinese characters library, service to other programs
<王鹏> 在 2025-06-13 上传 | 大小：1kb | 下载：0

[VHDL编程] 8255

说明：微机实验一实验报告 通过8255芯片，实现交通灯功能，以及开关控制LED灯实验 ASM文件汇编语言编写-Experiment of Microcomputer a 8255 chip, the function of the traffic lights, and switch controls the LED lights Experimental ASM file written in assembly language
<林辉> 在 2025-06-13 上传 | 大小：86kb | 下载：0

[VHDL编程] DSO_Project

说明：数字示波器FPGA程序, 魏昆申第二版。-digital oscilloscope fpga source
<myname> 在 2025-06-13 上传 | 大小：1.37mb | 下载：0