[VHDL编程] hfjhtb

说明：整个ofdm系统的每一步功能的verilog实现-The ofdm system as a whole every step functions verilog implementation
<hfj> 在 2025-12-29 上传 | 大小：1.43mb | 下载：0

[VHDL编程] di4

说明：1、 用16*16点阵的发光二极管逐行扫描显示“一”字。 2、 输入为四位二进制矢量。 3、 采用行列扫描的方法，用四位二进制做行选信号（总共16列），如选中第一行，则扫描第一行之中哪些行是高电平（1），哪些行是低电平（0） 为高电平的则点亮，为低电平的不亮。 4、 注意扫描频率的设置，扫描频率足够快，才能动态扫描“一”字。 5、 程序由行扫描模块和显示模块构成。 行扫描模块输入为一个时钟信号和重置信号，输出为4位二进制（用sel表示）行选信号，用来选中行，进行扫描。 显
<吴凤妹> 在 2025-12-29 上传 | 大小：1kb | 下载：0

[VHDL编程] wu1_selfcheck_beh_0

说明：32位的乘法器，能在ISE软件中进行仿真。能看到仿真效果。-32-bit multiplier, the ISE software simulation. Can see the simulation results.
<吴凤妹> 在 2025-12-29 上传 | 大小：2kb | 下载：0

[VHDL编程] wu2

说明： 1、 用16*16点阵的发光二极管逐行扫描显示“一”字。 2、 输入为四位二进制矢量。 3、 采用行列扫描的方法，用四位二进制做行选信号（总共16列），如选中第一行，则扫描第一行之中哪些行是高电平（1），哪些行是低电平（0） 为高电平的则点亮，为低电平的不亮。 4、 注意扫描频率的设置，扫描频率足够快，才能动态扫描“一”字。 5、 程序由行扫描模块和显示模块构成。 行扫描模块输入为一个时钟信号和重置信号，输出为4位二进制（用sel表示）行选信号，用来选中行，进行扫描。
<吴凤妹> 在 2025-12-29 上传 | 大小：1kb | 下载：0

[VHDL编程] di3

说明：IP核和乘法运算模块分别有两个输入端口a、b和clk时钟脉冲信号及一个输出端口p，用例化语句将这两个模块合成一个乘法器后就生成了由两个输入端口a、b和clk时钟脉冲信号及两个输出端口p1、p2组成。-IP cores and multiplication module respectively, the two input ports of a, b, and clk clock signal and an output port p, these two modules with the in
<吴凤妹> 在 2025-12-29 上传 | 大小：1kb | 下载：0

[VHDL编程] di1

说明：计数器的设计，可以累加计数。实现计数功能，代码功能如下所示。-Count-counter design. Counting function, the function of the code is shown below.
<吴凤妹> 在 2025-12-29 上传 | 大小：1kb | 下载：0

[VHDL编程] vhdl

说明：数字信号处理的FPGA实现，VHDL源代码） -FPGA implementation of digital signal processing, VHDL source code)
<李斌> 在 2025-12-29 上传 | 大小：268kb | 下载：0

[VHDL编程] intro_to_quartus2_chinese

说明：这个是介绍CPLD/FPGA的开发环境quartus2的文章，对初学者及开发人员应该会有一定的帮助。-This is to introduce the CPLD/FPGA development environment quartus2 in the article, there should be some help for beginners and developers.
<高鹏> 在 2025-12-29 上传 | 大小：1.97mb | 下载：0

[VHDL编程] Computer-Communication-Networks

说明：计算机网络的一本好书，通讯方面的经典,适合初学的人-a good ebook on Computer Communication about Networks；and is for primer
<孙武> 在 2025-12-29 上传 | 大小：553kb | 下载：0

[VHDL编程] DECODE_PRIORITY

说明：优先译码器verilog，8输入3输出，用verilog编写的源码-This is how to prepare encode, I think is very classic. Worth a visit
<lihui> 在 2025-12-29 上传 | 大小：1kb | 下载：0

[VHDL编程] pingpongf16

说明：16个pingpong像屏幕四周弹去，遇到边框则90度反弹，一直重复下去-sixteen pingpong in the screen.
<> 在 2025-12-29 上传 | 大小：4kb | 下载：0

[VHDL编程] seg7

说明： //奥科单片机网 //www.okmcu.net //CPLD&FPGA实例 //奥科单片机助您成功 //本实验就是学习单个数码管的显示-//Bioko microcontroller network// www.okmcu.net// CPLD & FPGA instance// Bioko microcontroller to help you succeed// this experiment is to study a single digital tube
<麦飞> 在 2025-12-29 上传 | 大小：44kb | 下载：0