[VHDL编程] add_ded_module

说明：使用Verilog语言编写的4位加减法器，经验证能在FPGA开发板上实现。-Verilog4 bit adder-subtractor.
<李泽骏> 在 2025-06-19 上传 | 大小：337kb | 下载：0

[VHDL编程] Calculate_module

说明：使用Verilog语言编写的计算器，能实现10以下2个数的加法和乘法运算。 -Calculator using Verilog language, number 10 addition and multiplication.
<李泽骏> 在 2025-06-19 上传 | 大小：3.11mb | 下载：0

[VHDL编程] Clock_module

说明：使用Verilog语言编写的建议时钟，并能通过按键配置时钟。-Recommended clock using Verilog language, and through the buttons configuration clock.
<李泽骏> 在 2025-06-19 上传 | 大小：3.37mb | 下载：0

[VHDL编程] xufeng_cdr

说明：软件CDR 设计，在LATTICE 平台上验证通过，含说明PPT。Lattice soft cdr-Lattice soft cdr
<ZHOUJT> 在 2025-06-19 上传 | 大小：39kb | 下载：0

[VHDL编程] NIOS_EPROM

说明：fpga USB主机实现例程，黑金开发板自带。 -fpga USB host to achieve the routine black gold development board comes with
<pigeoon> 在 2025-06-19 上传 | 大小：3kb | 下载：0

[VHDL编程] NIOS_LCD

说明：FPGA NIOS 操作系统下的液晶驱动程序，黑白点阵。-FPGA NIOS LCD DRIVER ROUTINE
<pigeoon> 在 2025-06-19 上传 | 大小：3kb | 下载：0

[VHDL编程] NIOS_UART

说明：FPGA QUARTUS 异步串行口通讯模块程序，常用模块。-FPGA QUARTUS sync serial communication routine,uart.
<pigeoon> 在 2025-06-19 上传 | 大小：3kb | 下载：0

[VHDL编程] NIOS_USBDEVICE

说明：FPGA QUARTUS USB总线通讯模块程序，常用模块。-FPGA QUARTUS USB bus module ,written by vhdl tools,a useful module.
<pigeoon> 在 2025-06-19 上传 | 大小：3kb | 下载：0

[VHDL编程] NIOS_USBHOST

说明：FPGA QUARTUS USB设备通讯模块程序，常用模块。-FPGA QUARTUS USB devive module ,embeded device.
<pigeoon> 在 2025-06-19 上传 | 大小：28kb | 下载：0

[VHDL编程] ws

说明：矩阵变换器换流部分的程序，写的有点多，用的是电压型换流方法，欢迎多交流。-Matrix converter commutation part of the program, write a bit more voltage type converter to welcome more exchanges.
<洋> 在 2025-06-19 上传 | 大小：2.65mb | 下载：0

[VHDL编程] drom

说明：FPGA rom硬件语言文件 用于输出正弦序列数字信号--- megafunction wizard: ROM: 1-PORT -- GENERATION: STANDARD -- VERSION: WM1.0 -- MODULE: altsyncram -- ============================================================ -- File Name: drom.vhd -- Megafunction Na
<李小狼> 在 2025-06-19 上传 | 大小：2kb | 下载：0

[VHDL编程] ep1c12_15_clock

说明：数字钟设计：该程序完成了在Quartus Ⅱ上使用VHDL语言实现的24小时数字钟设计-Digital clock design: the process is complete Quartus Ⅱ a digital clock using VHDL language design
<无敌县令> 在 2025-06-19 上传 | 大小：71kb | 下载：0