[VHDL编程] verilogFIR

说明：基于verilog的FIR滤波器程序设计（调试过的）-verilog
<柳澈> 在 2025-06-19 上传 | 大小：624kb | 下载：0

[VHDL编程] register_files_design_in_risc_architecture

说明：国内较早讨论寄存器文件结构的文章，对FPGA和risc开发具有指导作用-talk about the register file structure and realization problem.
<刘月> 在 2025-06-19 上传 | 大小：625kb | 下载：0

[VHDL编程] driver_lcd4

说明：how to drive lcd on fpga, just change the display lcd w/o keyboard
<Kei> 在 2025-06-19 上传 | 大小：625kb | 下载：0

[VHDL编程] verilogFIR

说明：本源码为Verilog的FIR数字滤波器 测试后性能很不错的-The source of the FIR digital filter for the Verilog test performance is very good
<123> 在 2025-06-19 上传 | 大小：624kb | 下载：0

[VHDL编程] 8bitcpu_microprogrammed_vhdl

说明：八位微程序结构的cpu设计 。 此为课堂设计，欢迎大家参考。 本人联系方式：justin_dengcn@126.com-8 cpu micro-structure of the design process. This is a lesson. please Contact: justin_dengcn@126.com
<邓小伟> 在 2025-06-19 上传 | 大小：625kb | 下载：0

[VHDL编程] shuzizhong_VHDL

说明：用VHDL语言写了数字钟程序，并用数码管显示，经过硬件调试可行-timer clock
<cc> 在 2025-06-19 上传 | 大小：625kb | 下载：0

[VHDL编程] sanjiao

说明：用FPGA产生正弦波信号，没有用到D/A转换器，采用的是pwm原理，占空比可调技术。-Using FPGA to generate sine wave signals, did not use the D/A converter, using the pwm principle, variable duty cycle technology.
<王中> 在 2025-06-19 上传 | 大小：624kb | 下载：0

[VHDL编程] dds1

说明：本历程使用FPGA根据DDS原理使用VHDL语言编译成功的产生一些固定频率的DDS-The process of using the FPGA using the VHDL language according to the principle DDS compile successfully produce some fixed frequency of the DDS
<陈默> 在 2025-06-19 上传 | 大小：624kb | 下载：0

[VHDL编程] EP1C8Q240C8N_PCB

说明：本文档为FPGA的最小系统板，型号为EP1C8Q240C8N，包含两片FLASH,没有SDRAM. 有这方面需要的同学，欢迎下载-This document is the minimum system board based on FPGA EP1C8Q240C8N, including two pieces of FLASH, no SDRAM. Welcome to download for the students who need!
<王郑帼> 在 2025-06-19 上传 | 大小：624kb | 下载：0

[VHDL编程] ieep1.6

说明：low-power 16-bit CMOS D/A converter for portable digital audio is described. The converter is based on current division. To guarantee monotonicity and a good small-signal reproduction, a dynamic segmentation technique is used. A geometric avera
<john> 在 2025-06-19 上传 | 大小：624kb | 下载：0

[VHDL编程] S_FIFO

说明：自己编写的同步Verilog FiFO 还是不错的 可以-Verilog 同步 FIFO
<john> 在 2025-06-19 上传 | 大小：623kb | 下载：0

[VHDL编程] Verilog秒表设计

说明：用verilog在basys2开发板上实现一个具有置零、开始、暂停、记忆功能的秒表。(Implement a stopwatch which containing reset,pause,start,memory functions with the verilog on the vivado based on the basys2 development board.)
<terriao > 在 2025-06-19 上传 | 大小：623kb | 下载：0