[VHDL编程] viterbi-deoder

说明：viterbi decoder with constraint length 7,4
<arev> 在 2025-06-14 上传 | 大小：1kb | 下载：0

[VHDL编程] booth.vhd

说明：this the source code for booth s multiplier. used to low power dsp architecture.-this is the source code for booth s multiplier. used to low power dsp architecture.
<nathan> 在 2025-06-14 上传 | 大小：1kb | 下载：0

[VHDL编程] code

说明：可编程器件课程实验相关代码。硬件描述语言中不同的描述，会综合出不同的硬件电路。-The programmable device curriculum experiments relevant code. The descr iption of the hardware descr iption language, will be integrated hardware circuit.
<丁海蛟> 在 2025-06-14 上传 | 大小：1kb | 下载：0

[VHDL编程] pnsequence.v

说明：pn sequence generator in verilog
<pavanteja> 在 2025-06-14 上传 | 大小：1kb | 下载：0

[VHDL编程] FPGA

说明：基于FPGA的视觉电生理图像刺激系统的设计-Based on the design of FPGA visual electrophysiology image stimulation system
<浅浅> 在 2025-06-14 上传 | 大小：996kb | 下载：0

[VHDL编程] src

说明：异步SRAM控制器，已经在DE2板子上测试可用，测试频率50MHz。-Asynchronous SRAM controller, has been on the DE2 board test available test frequency 50MHz.
<wuyuehang> 在 2025-06-14 上传 | 大小：9kb | 下载：0

[VHDL编程] Keyb27Seg

说明：VHDL codes for Multiplexed 7 segment LED, verified for Spartan3E (Basys2) FPGA board. This is part of Digital System Design course at Fasilkom UI.
<santo> 在 2025-06-14 上传 | 大小：7kb | 下载：0

[VHDL编程] frequency---base-on-verilog

说明：基于verilog的数字频率计设计(源码)-frequency design base on verilog
<afei> 在 2025-06-14 上传 | 大小：1kb | 下载：0

[VHDL编程] divid_frequency_7

说明：实现对输入时钟的7分频处理。使用计数器，对输入时钟进行了分频，但这样存在缺陷，有可能造成输出时钟的不稳定。-Seven points of the input clock frequency processing. Counter, on the clock input of a frequency dividing, but such defects, it may cause instability of the output clock.
<李丽> 在 2025-06-14 上传 | 大小：154kb | 下载：0

[VHDL编程] divid_frequency_16

说明：使用计数器，对输入时钟进行了分频，但这样存在缺陷，有可能造成输出时钟的不稳定。-Counter, on the clock input of a frequency dividing, but such defects, it may cause instability of the output clock.
<李丽> 在 2025-06-14 上传 | 大小：155kb | 下载：0

[VHDL编程] M31serial

说明：码长为31的M序列产生器，实现码长为31的M序列发生器的功能-Code length of 31 M-sequence generator, the code length of 31 in the M-sequence generator function
<李丽> 在 2025-06-14 上传 | 大小：55kb | 下载：0

[VHDL编程] selector3to1

说明：三选一数据选择器，完成三个中选一个出口的功能，可以根据需要，进行改编-Three data selector, completed a three selected export function may need to adapt
<李丽> 在 2025-06-14 上传 | 大小：28kb | 下载：0