[VHDL编程] Verilog-coding-style-in-asic-design

说明：该文档描述了ASIC芯片设计的verilog编程规范，这对芯片的正常流片极重要。-This document describes the verilog coding style in asic design.
<江豪> 在 2025-06-05 上传 | 大小：164kb | 下载：0

[VHDL编程] asyn_fifo_bk

说明：该verilog代码位手动编写的异步fifo。-This code is manually generated asychronous fifo.
<江豪> 在 2025-06-05 上传 | 大小：3.1mb | 下载：0

[VHDL编程] multiply_shift_add

说明：基于移位相加运算的乘法器设计，完整的设计工程文件在multiply_shift_add文件夹下-Multiplier design based on shift and add operations, complete design engineering file multiply_shift_add file folder
<xiebaiyuan> 在 2025-06-05 上传 | 大小：1.43mb | 下载：0

[VHDL编程] divider

说明：基于移位相减运算的除法器设计，完整的设计工程文件在divider文件夹下-Based on the shift subtraction divider design, complete design project file divider file folder
<xiebaiyuan> 在 2025-06-05 上传 | 大小：1.27mb | 下载：0

[VHDL编程] cmosmt9m001_model

说明：该verilog程序是型号为mt9m001的cmos图像传感器的仿真模型，能够输出频率为30Hz不同分辨率的图像。-This code is the simulation model of mt9m001 cmos sensor,it can output 30Hz and different resolution figure.
<江豪> 在 2025-06-05 上传 | 大小：5kb | 下载：0

[VHDL编程] canbus

说明：此例参照SJA1000CAN通信控制器，通过CAN总线控制器完成CAN总线的通信协议。所传文件为CAN总线的VERILOG代码。-This reference SJA1000CAN communication controller, to complete the communication protocol of CAN bus through the CAN bus controller. The transfer document for the CAN bus VERILOG code.
<张彦钦> 在 2025-06-05 上传 | 大小：1.05mb | 下载：0

[VHDL编程] frenq

说明：用于等精度频率计测量程序,可下载至FPGA,或CPLD芯片中-Used for other precision frequency measurement procedures
<董德勇> 在 2025-06-05 上传 | 大小：7kb | 下载：0

[VHDL编程] vga

说明：此例程为基于FPGAVGA/LCD显示控制的实例，用Verilog语言实现。代码中有详细注释。并有相应的仿真代码，可以验证其功能完整性。-This routine for the FPGAVGA/LCD display control based on examples, using Verilog language. The code has detailed notes. And a simulation code corresponding, can verify its function
<张彦钦> 在 2025-06-05 上传 | 大小：135kb | 下载：0

[VHDL编程] VHDL-Snake-Game-simplify

说明：Vhdl-Snake game-Vhdl-Snake game........
<ferat> 在 2025-06-05 上传 | 大小：37kb | 下载：0

[VHDL编程] 9999counter

说明：用Verilog编写的9999计数器，实现0-9999计数，可任意分频。-9999 counter
<xumin> 在 2025-06-05 上传 | 大小：116kb | 下载：0

[VHDL编程] miankao

说明：module t1 (clk,quot) input clk output quot reg quot reg[23:0] tc always@(posedge clk) begin tc<=tc+1 b1 if (tc==24 h013fff) begin quot<=1 tc<=0 end else quot<=0 end endmodule-module t1 (clk,quot)
<gtx> 在 2025-06-05 上传 | 大小：204kb | 下载：0

[VHDL编程] dds

说明：FPGA中用VHDL语言实现的多种波形（正弦、余弦、三角、方波）调制。-modulation by FPGA.
<王臣> 在 2025-06-05 上传 | 大小：916kb | 下载：0