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[VHDL编程] Control_Display
说明：Controlador de display siete segmentos en verilog El archivo contiene selector decodificador multiplexor y archivo para simulacion Sevent segment dispay controler in verilog for basys nexys2 nexys3 fpga boards This file have a decoder, selector<megasdra> 在 2025-12-25 上传 | 大小：3kb | 下载：0
[VHDL编程] youxianpaidui
说明：CPLD/FPGA开发常用程序，用CPLD实现可编程逻辑电路，优先排队电路编程实现-CPLD/FPGA development of common procedures, with CPLD programmable logic circuit, priority queuing circuit programming<刘红喜> 在 2025-12-25 上传 | 大小：1kb | 下载：0
[VHDL编程] 4wei-ji-shu-qi
说明：4位同步二进制加法计数器的工作原理是指当时钟信号clk的上升沿到来时，且复位信号clr低电平有效时，就把计数器的状态清0。 在clr复位信号无效（即此时高电平有效）的前提下，当clk的上升沿到来时，如果计数器原态是15，计数器回到0态，否则计数器的状态将加1. -4 synchronous binary adder counter works by the rising edge of the clock signal clk, and the reset signal CLR acti<刘红喜> 在 2025-12-25 上传 | 大小：3kb | 下载：0
[VHDL编程] shaomiaoqudong
说明：完成扫描显示驱动电路的设计，实现在8 个数码管上轮流显示字符0－F 的功能。 -Complete the scan driver circuit design, implementation turns eight digital tube display characters 0-F.<刘红喜> 在 2025-12-25 上传 | 大小：1kb | 下载：0
[VHDL编程] shaomiaoqudongxianshidianlu
说明：为了减少8位显示信号的接口连接线，实验箱中的数码显示采用扫描 显示工作模式。即8位数码管的七段译码输入（a,b,c,d,e,f,g）是并联在 一起的，而每一个数码管是通过一个3位选择sel[2..0]来选定 的。-In order to reduce the 8-bit display signal interface cable, digital display in the experimental box scan display mode of operation. I.e. the s<刘红喜> 在 2025-12-25 上传 | 大小：1kb | 下载：0
[VHDL编程] PSK-modulator-design-using-VHDL
说明：用VHDL语言编程来实现PSK调制器的设计，1）产生基带序列 ，此处用M序列 2）完成PSK调制 -PSK modulator using VHDL language programming to design, 1) generates the baseband sequence, here M-sequence 2) complete the PSK modulation<邹燕喃> 在 2025-12-25 上传 | 大小：181kb | 下载：0
[VHDL编程] VHDL-codes
说明：一个程序包，包含了大量的VHDL小程序，作为初学VHDL的程序员很有参考价值。-this zip include many codes by VHDL, which is useful for new programer.<杨葱头> 在 2025-12-25 上传 | 大小：39kb | 下载：0