[VHDL编程] DA_TLC56201

说明：基于FPGA芯片，应用verilog hdl语言编写DA_TLC5620芯片，实现相应功能的源程序。-FPGA-based application Verilog HDL language DA_TLC5620 chip, the corresponding function of the source.
<wangyanwei> 在 2025-06-18 上传 | 大小：1.74mb | 下载：0

[VHDL编程] LCD12864

说明：FPGA控制带字库型12864显示，本程序使用状态机实现状态翻转-The FPGA control with a character type 12864, the program uses state machine state flip
<chen> 在 2025-06-18 上传 | 大小：618kb | 下载：0

[VHDL编程] hanzi0430

说明：基于FPGA芯片，在16x16的点阵上滚动重复显示多个汉字的源代码-Repeated 16x16 dot matrix rolling display the source code of Chinese characters based on the FPGA chip,
<wangyanwei> 在 2025-06-18 上传 | 大小：375kb | 下载：0

[VHDL编程] dc_rmv

说明：这是一个用verilog写的DC滤波器，即melp算法中预处理部分，主要滤除50hz工频干扰，采用一个4阶的切比雪夫高通滤波器，截去频率位60hz以下的信号，其阻带的衰减位30db。-This is a verilog to write a DC filter the preprocessing part that melp algorithm, main filter 50hz frequency interference, the use of a fourth-order Chebyshe
<张妞妞> 在 2025-06-18 上传 | 大小：4.54mb | 下载：0

[VHDL编程] UART-by-Verilog

说明：用Verilog实现UART，并且附有详细说明那个-The Verilog UART, and with the detailed descr iption that
<史欧文> 在 2025-06-18 上传 | 大小：141kb | 下载：0

[VHDL编程] DLF

说明：可增可减的计数器，可以用于全数字锁相环中的环路低通滤波器-Either upwards or downwards counter low-pass filter can be used for all-digital phase-locked loop in the loop
<QJ> 在 2025-06-18 上传 | 大小：2kb | 下载：0

[VHDL编程] EDA-xiti

说明：由12进制和60进制计数器组成的时钟电路。-12 229 and 60 binary counter clock circuit.
<rongliang> 在 2025-06-18 上传 | 大小：429kb | 下载：0

[VHDL编程] tutorial1

说明：Example of VHDL. How to start with VHDL concepts.
<japi> 在 2025-06-18 上传 | 大小：2.69mb | 下载：0

[VHDL编程] procesador_1

说明：VHDL project of a small CPU
<japi> 在 2025-06-18 上传 | 大小：254kb | 下载：0

[VHDL编程] amb-cui_current_filter1211

说明：确实可用的电机用死区控制程序，已验证稳定性-Motor control deadband control
<tiger> 在 2025-06-18 上传 | 大小：1.46mb | 下载：0

[VHDL编程] dds_work

说明：verilog语言编写，在Quartus II里仿真DDS的产生，包括所有仿真生成的相关文件--verilog language in the Quartus II DDS in the generation of simulation, including all documents generated by the simulation,
<郑鹏岩> 在 2025-06-18 上传 | 大小：4.85mb | 下载：0

[VHDL编程] FIFOverilog

说明：异步FIFO实现数据先入先出的存储方式基于verilog HDL语言-Asynchronous FIFO first-in, first-out data storage based on Verilog HDL language
<章鱼> 在 2025-06-18 上传 | 大小：11kb | 下载：0