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[VHDL编程] DA0832_EDA
说明：DAC0832配套的一些VHDL程序语言，仅供大家学习！-DAC0832 some supporting VHDL programming language, only for them to learn!<章伟> 在 2025-06-21 上传 | 大小：8.27mb | 下载：0
[VHDL编程] verilog-up-counter
说明：Verilog code for 4 bit Sync Up Counter<cmags> 在 2025-06-21 上传 | 大小：11kb | 下载：0
[VHDL编程] verilog-lfsr-updown-counter
说明：Verilog 8 bit LFSR Up-Down Counter<cmags> 在 2025-06-21 上传 | 大小：10kb | 下载：0
[VHDL编程] verilog-8-bit-Gray-Counter
说明：Verilog 8 bit Gray Counter<cmags> 在 2025-06-21 上传 | 大小：10kb | 下载：0
[VHDL编程] Verilog-Divide-by-3-Counter
说明：Verilog Divide by 3 Counter<cmags> 在 2025-06-21 上传 | 大小：10kb | 下载：0
[VHDL编程] Verilog-Divide-by-45-Counter
说明：Verilog Divide by 4.5 Counter<cmags> 在 2025-06-21 上传 | 大小：10kb | 下载：0
[VHDL编程] sclk_switch
说明：在有些电路中需要时钟切换，比如某个电路支持高速模式和低速模式，在高速模式下系统工作在125M时钟，在低速模式下系统工作在3M时钟，在这样的设计中需要动态的将时钟从高频切换到低频，或者从低频切换到高频，切换过程可能会出现毛刺，是非常危险的，该程序能够有效的避免这个问题-Need some clock switching circuit, such as a circuit supports high-speed mode and low-speed mode, the system works i<wangfeng> 在 2025-06-21 上传 | 大小：177kb | 下载：0
[VHDL编程] flow_proc
说明：流水线结构是在逻辑很复杂的情况下使用，通过分栈，把一个复杂的逻辑分成若干个比较简单的块实现，减少信号的逻辑级，提高频率。最形象的实例就是位宽较大的加法器。 把一个复杂的逻辑分成若干个比较简单的块实现，减少信号的逻辑级，提高频率。以芯片面积换取时间，即面积换取频率。-Pipeline structure is very complicated in the case of using the logic, through the sub-stack, to a complex logic is d<wangfeng> 在 2025-06-21 上传 | 大小：249kb | 下载：0
[VHDL编程] DDS
说明：DDS的核心是相位累加器，相位累加器有一个累加器和相位寄存器组成，它的作用是再基准时钟源的作用下进行线性累加，当产生溢出时便完成一个周期，即DDS的一个频率周期。加载Matlab 产生的波形，通过FPGA输出DDS信号-Core DDS is the phase accumulator, a phase accumulator and phase accumulator registers, its role is to carry out a linear accumulation under<wangfeng> 在 2025-06-21 上传 | 大小：905kb | 下载：0