[VHDL编程] Verilog-example1

说明：verilog实例讲解，经典例子分析，可以有效地帮助初学者入门。-verilog examples to explain, a classic example of the analysis, can effectively help beginners.
<lyon> 在 2025-06-21 上传 | 大小：35kb | 下载：0

[VHDL编程] Verilog-example2

说明：verilog 实例讲解第二部分，进一步拓展对基础知识的应用，通过实例分析帮助大家理解verilog-verilog examples to explain the second part, to further expand on the basics of the application, by an example to help you understand verilog
<lyon> 在 2025-06-21 上传 | 大小：24kb | 下载：0

[VHDL编程] Verilog-example3

说明：verilog实例分析第三部分，通过实例分析讲解有限状态机的设计过程。-The third case study verilog part, by an example to explain the finite state machine design process.
<lyon> 在 2025-06-21 上传 | 大小：1.48mb | 下载：0

[VHDL编程] MastersThesisPreliminaryReport

说明：developmentof a reconfigurable muti-protocol verification environment using uvm methodology
<王小米> 在 2025-06-21 上传 | 大小：152kb | 下载：0

[VHDL编程] tlm

说明： OSCI TLM 2.0 KIT UNIT TEST DEMO
<王小米> 在 2025-06-21 上传 | 大小：159kb | 下载：0

[VHDL编程] convertermat

说明：Embedded applications have emerged appreciably during the past few years due to the considerable increase of nomad and traveller ways of life. These itinerant lifestyles induce the apparition and development of more and more portable and autono
<shankar.m> 在 2025-06-21 上传 | 大小：1.8mb | 下载：0

[VHDL编程] matlabtoconver

说明：Embedded applications have emerged appreciably during the past few years due to the considerable increase of nomad and traveller ways of life. These itinerant lifestyles induce the apparition and development of more and more portable and autono
<shankar.m> 在 2025-06-21 上传 | 大小：3kb | 下载：0

[VHDL编程] matlabtomodelsim

说明：matlab to model sim converter coding of vhdl code ypu want to convert that matlab into the xilinx platform model sim simulator
<shankar.m> 在 2025-06-21 上传 | 大小：1kb | 下载：0

[VHDL编程] ldpc-code

说明：ldpc codes are low dencity paRity checking matrix to check the parity on matrix based g and h algorithm based on algorithm matrix input will be added to this code
<shankar.m> 在 2025-06-21 上传 | 大小：9kb | 下载：0

[VHDL编程] ldpc-decoder-code

说明：Specify the decision method used for decoding as one of Hard decision | Soft decision . The default is Hard decision . When you set this property to Hard decision , the output is decoded bits of double or logical data type. When you set this property
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[VHDL编程] UART

说明：（1）在FPGA上设计UART接收模块实现从PC接收串口数据(RS232串口通信)； （2）在FPGA上设计UART发送模块，把从PC接收的数据的16进制值加1再发送给PC； -(1) Design UART receiver module receives serial data (RS232 serial communication) the PC to the FPGA (2) Design UART transmit module on FPGA, the hexadecim
<shan> 在 2025-06-21 上传 | 大小：563kb | 下载：0

[VHDL编程] DDS

说明：基于fpga的DDS详细设计方案 verilog语言 正弦计算器则对该相位值计算数字化正弦波幅度（芯片一般通过查表得到）。DDS芯片输出的一般是数字化的正弦波，因此还需经过高速D/A转换器和低通滤波器才能得到一个可用的模拟频率信号。-Direct Digital Synthesizer base on fpga use verilog Sine calculator to calculate the value of the digital phase sine wave amplitu
<网窝囊> 在 2025-06-21 上传 | 大小：5.67mb | 下载：0