[VHDL编程] r2000project_pipeline

说明：verilog mips pipelie perpect
<leedonghyun> 在 2025-06-09 上传 | 大小：110kb | 下载：1

[VHDL编程] paobiao

说明：数字跑表，VHDL语言描述，已经过实验,包含有分频计、计数器，显示译码器-It has been tested,and it is described by VHDL.
<高建双> 在 2025-06-09 上传 | 大小：842kb | 下载：1

[VHDL编程] syn-fifo-verilog

说明：用verilog语言写的同步FIFO设计源代码。-The source codes for syn-fifo using verilog language.
<runxin218> 在 2025-06-09 上传 | 大小：98kb | 下载：1

[VHDL编程] LCDPS2

说明：基于nios ii 驱动altera de1开发板上的lcd和ps2鼠标模块工程-based on the nios ii drive the lcd and ps2 module of altera de1 develop board
<梁重> 在 2025-06-09 上传 | 大小：12.52mb | 下载：1

[VHDL编程] caideng

说明：彩灯控制器，彩灯（LED管）能连续发出四种以上不同的显示形式；随着彩灯显示图案的变化，发出不同的音响声。 -Lantern controller, lights (LED tube) can be continuously sent more than four different display forms with the lantern display patterns change, make different audio sound.
<kxsh> 在 2025-06-09 上传 | 大小：1kb | 下载：1

[VHDL编程] binarytograyandgraytobinarycodeconverter

说明： this project is based on 4bit binary to gray and gray to binary code converter using vhdl.this is the 100 correct code,reference is taken from book digital electrionics written by anand kumar.please use quatrus to access this code.this code can be
<jatab> 在 2025-06-09 上传 | 大小：60kb | 下载：1

[VHDL编程] VHDL

说明：（1）用VHDL语言编写程序，在EDA实验板上实现 （2）能正常计时。显示模式分为两种，即24小时制和12小时制。其中12小时制须显示上，下午（用指示灯显示）。时，分，秒都要显示。 （3）. 手动校准电路。用一个功能选择按钮选择较时，分功能，用另一个按钮调校对应的时和分的数值。 用VHDL语言编写程序，在EDA实验板上实现 （4） 整点报时。 （5）. 闹钟功能。 （6）．秒表功能。-(1) using VHDL language program, in the EDA
<malon> 在 2025-06-09 上传 | 大小：4kb | 下载：1

[VHDL编程] Multi-functionDigitalClock

说明：可实现校时，仿电台报时，闹钟，报整点时数-The school can be realized when the fake radio timekeeping, alarm clock, reported that the number of hours the whole point of
<wk> 在 2025-06-09 上传 | 大小：13kb | 下载：1

[VHDL编程] spimaster

说明：一般AD的spi配置代码，考虑的采样的时序问题。-General AD, spi configuration code, consider a sampling of the timing problems.
<weihua> 在 2025-06-09 上传 | 大小：1kb | 下载：1

[VHDL编程] fpga

说明：学习FPGA很有价值的27个例子,以VHDL为例子，也可以用verilog-27examples of fpga for the leaner
<方主> 在 2025-06-09 上传 | 大小：1.22mb | 下载：1

[VHDL编程] AD

说明：ad7667的高速采集程序，采样率800kbps,16位精度采样-ad7667 high-speed acquisition procedures, sampling rate of 800kbps, 16 bit accuracy sampling
<王立> 在 2025-06-09 上传 | 大小：1kb | 下载：1

[VHDL编程] jtag

说明：verilog jtag源码及原理，还有debug模块。边界扫描等-verilog jtag source and principle, as well as debug module. Boundary-Scan, etc.
<jack> 在 2025-06-09 上传 | 大小：9.58mb | 下载：1