[VHDL编程] RD1213_Video_Pipeline

说明：This document describes the structure and implementation of a video pipeline demo design running in the Lattice ECP3-150EA-8FN1156C device based on the Sparrowhawk FX Board. This demo takes two of the four video streams DVI and SDI inputs and the
<吴> 在 2025-12-20 上传 | 大小：6.44mb | 下载：0

[VHDL编程] PLD_two

说明：PLD实验B组第二次实验，LCD1602显示学号，verilog语言-PLD experimental group B second experiment, LCD1602 display student number, verilog language
<xerxes> 在 2025-12-20 上传 | 大小：1.78mb | 下载：0

[VHDL编程] pldexp3_time

说明：PLD实验B组实验3，LCD1602动态显示时间，verilog语言-PLD experiment B group experiment 3, LCD1602 dynamic display time, verilog language
<xerxes> 在 2025-12-20 上传 | 大小：400kb | 下载：0

[VHDL编程] FPGA_Vision

说明：该源码为基于FPGA的工业现场实时监控界面的设计，本模块可实际运用于FPGA工业应用场合，也可以作为FPGA设计的参考-The source code for the FPGA-based industrial real-time monitoring interface design, the module can be used in the actual application of FPGA industry applications, can also be used as a ref
<豪> 在 2025-12-20 上传 | 大小：3.53mb | 下载：0

[VHDL编程] FPGA_txt

说明：该源码为基于FPGA所开发的TXT文本阅读器，本模块可运用于阅读器开发的实际运用中，并且可用作FPGA开发各类阅读器的模板框架-The source code for the development of FPGA-based TXT text reader, the module can be used in the practical development of the reader, and can be used as FPGA development of various types
<豪> 在 2025-12-20 上传 | 大小：13.12mb | 下载：0

[VHDL编程] 145103015

说明：Verilog source code for using keypad module with zybo fpga board to take input and show output to onboard leds and led module connected to GPIO
<abdelrahman> 在 2025-12-20 上传 | 大小：1019kb | 下载：0

[VHDL编程] fifofinal

说明：FIFO verilog学习时的基础编程练习。以8位输入，8位输出为例，输入输出采取不同时钟。 附加testbench。-first in first out
<刘思晗> 在 2025-12-20 上传 | 大小：2kb | 下载：0

[VHDL编程] PS2_ctrl

说明：（1）对输入的时钟进行分频，得到190Hz 和25Hz 时钟信号，提供给其它模块作为时 钟输入； （2）键盘扫描模块：接收键盘的输入PS2C 和PS2D，并得到键盘扫描码xkey(15:0)； （3）数码管显示电路：将键盘扫描模块输出的扫描码显示在七段数码管。-(1) the input clock frequency division, get 190Hz and 25Hz clock signal, provided to other modules as the time
<panda> 在 2025-12-20 上传 | 大小：423kb | 下载：0

[VHDL编程] VGA_disp

说明：clk divid 模块为分频电路，对50MHz 系统时钟进行分频产生50M/7Hz 的像素时钟。VGA control 模块为VGA 显示控制电路模块，在像素时钟的驱动下首先产生行频信号，而后对行频信号进行分频产生58Hz 场频信号。由于VS 与HS 信号具有严格的时序匹配，即VS 信号必须为HS 信号的整数倍，以保证在场频信号有效期间，能够完整数行的扫描，本设计利用对行频信号进行计数分频来产生场频信号。-Clk divid module for the frequency circuit,
<panda> 在 2025-12-20 上传 | 大小：1.2mb | 下载：0

[VHDL编程] traffic-light

说明：（1） Divid 模块：1Hz 分频模块，开发板提供50MHz 的系统时钟，而该设计交通灯 转换以秒为计时单位，对50MHz 分频得到1Hz 脉冲信号。 （2） Divid_200 模块: 200Hz 分频模块,用于产生动态扫描模块的时钟。一个数码管 稳定显示要求的切换频率要大于50Hz，那么4 个数码管则需要50×4＝200Hz 以上 的切换频率才能看到不闪烁并且持续稳定显示的字符，因而扫描频率设定为 200Hz。 （3） Control 模块：A、B 方向红绿灯控制
<panda> 在 2025-12-20 上传 | 大小：521kb | 下载：0

[VHDL编程] sin_en

说明：DDS 由相位增量器，相位累加器，量化器以及正余弦查找表四部分组成。 相位累加器每一周期会累加上固定的相位值，然后从查找表中找到对应的数值。-DDS by the phase increment, phase accumulator, quantizer and sine and cosine lookup table of four parts. The phase accumulator accumulates a fixed phase value for each period,
<panda> 在 2025-12-20 上传 | 大小：2.59mb | 下载：0

[VHDL编程] FIFOonFPGAtoUSB

说明：这个一个基于FPGA的FIFO的传输资料，可以用在USB的传输上，里面有视频有源代码，还有估计的设计，相关的文档说明等等。-The transmission of a data FIFO of FPGA-based, can be used on USB transmission, which has a video source code, as well as estimates of design, related documentation, and so on.
<jav> 在 2025-12-20 上传 | 大小：12.07mb | 下载：0