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[VHDL编程] RQDQ-4
说明:4人抢答器,计时器和抢答器综合,开始抢答时,计时器从20s开始倒计时,如果无人抢答,计时器到0时报警器响3s,有人抢答,数码管会显示第几人抢答。-4 hours of answering device, timer and answer device synthesis, began to answer, the timer 20s countdown, if no one answer, the timer to 0 when the alarm ring 3s, some people a<刘洋> 在 2025-12-21 上传 | 大小:3.24mb | 下载:0
[VHDL编程] UART_Rx_Tx
说明:fpga串口uart,实现fpga与电脑、单片机之间的通信-The fpga uart serial port, realize the fpga and computer, the communication between the SCM (single chip micyoco)<讼淳> 在 2025-12-21 上传 | 大小:4.06mb | 下载:0
[VHDL编程] A4_Oscilloscope_Top
说明:数字示波器,利用AD、DA和VGA三个外设来实现简易示波器,DA外设发送正弦波给AD外设,AD外设解析成数字信号将数据送给VGA外设进行显示。在VGA上可以看到DA外设发送的波形、波形频率和波形峰峰值。-Digital oscilloscope, the use of AD, DA and VGA three peripherals to achieve a simple oscilloscope, DA peripheral send sine wave to AD peripherals,<宣金涛> 在 2025-12-21 上传 | 大小:18.91mb | 下载:0
[VHDL编程] 100Examples
说明:VHDP入门级教程,实用编程100例,非常适合新手,工程齐全,上手快,是Verilog语言开发工作者的必备代码。-VHDP entry-level tutorial, practical programming 100 cases, very suitable for novice, complete engineering, quick start, Verilog language development workers are essential code.<蚂蚁> 在 2025-12-21 上传 | 大小:194kb | 下载:0
[VHDL编程] fdiv_test_isim_beh
说明:VHDL主要用于描述数字系统的结构、行为、功能和接口。除了许多具有硬件特性的句子外,VHDL语言形式、描述风格和语法与一般计算机高级语言非常相似。VHDL的程序结构是一个工程设计,或设计实体(可以是一个组件,一个电路模块或一个系统)被划分为外部(或可见部分,和端口)和内部(或不可视)-VHDL is used primarily to describe the structure, behavior, function, and interface of digital systems. In<小陈> 在 2025-12-21 上传 | 大小:384kb | 下载:0
[VHDL编程] crc_unit_16
说明:用verilog语言实现CRC16校验,已通过仿真验证。-Use verilog language implementation CRC16 calibration, was validated by simulation<冷月生> 在 2025-12-21 上传 | 大小:1kb | 下载:0