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[VHDL编程] 60s qiangdaqi
说明:1.抢答器同时供N名选手,(此处假设4个)分别用4个按钮S0~?S3表示。? 2.设置一个系统“开始复位”开关S,该开关由主持人控制(当主持人按下该开关后以前的状态复位并且开始计时抢答)。?3.抢答器具有锁存与显示功能。即选手按动按钮,锁存相应的编号,并在LED数码管上显示,同时扬声器发出报警声响提示。选手抢答实行优先锁存,优先抢答选手的编号一直保持到主持人将系统清除为止。?(1. Responder at the same time for N players, (here assumed<drb> 在 2025-06-08 上传 | 大小:7.74mb | 下载:0
[VHDL编程] 现代信号处理2014真题
说明:网易旗下利用大数据技术提供移动互联网应用的子公司,过去8年,先后推出有道词典、有道翻译官、有道云笔记、惠惠网、有道推广、有道精品课、有道口语大师等系列产品。(NetEase's subsidiary of big data technology provides mobile Internet applications. In the past 8 years, it has launched products such as Youdao Dictionary, Youdao translat<兵880> 在 2025-06-08 上传 | 大小:110kb | 下载:0
[VHDL编程] 卷积码程序verilog
说明:用Verilog语言在FPGA下实现卷积程序。(Convolution code utilite by verilog)<就随风> 在 2025-06-08 上传 | 大小:7kb | 下载:0
[VHDL编程] pipelined_fft_64-master
说明:Pipelined FFT/IFFT 64 points (Fast Fourier Transform) IP Core User Manual<Ethan12> 在 2025-06-08 上传 | 大小:98kb | 下载:0
[VHDL编程] 28_adda_test
说明:在Quartus平台上,完成了AD、DA的Verilog实现,测试结果准确。(Use Verilog to realize the function of AD and DA)<平民> 在 2025-06-08 上传 | 大小:7.77mb | 下载:0
[VHDL编程] 04my_decode
说明:器件EP4CE6F22C8N 2-4译码器译码器(Device EP4CE6F22C8N 2-4 decoder decoder)<qing wang> 在 2025-06-08 上传 | 大小:67kb | 下载:0
[VHDL编程] module demultiplexer1
说明:Verilog code for demultiplexer<maz1> 在 2025-06-08 上传 | 大小:9kb | 下载:0
[VHDL编程] Module fulladder1
说明:Module full adder behavioral modelling<maz1> 在 2025-06-08 上传 | 大小:9kb | 下载:0