[VHDL编程] uart_test_Verilog

说明：用verilog实现了uart功能的demo工程。工程使用的IDE为“ISE Design Suite 14.7”，使用时可根据自己硬件，修改引脚配置即可。(The demo project of UART function is realized with Verilog. The IDE used in the project is "ISE Design Suite 14.7", which can be used to modify the pin configura
<shaoyang_v> 在 2025-06-07 上传 | 大小：125kb | 下载：0

[VHDL编程] vhdl编程电子钟

说明：实现24小时，可以整点报时的电子钟，使用TEC-8实验台(An electronic clock that can be used for 24 hours, using the TEC-8 test platform)
<科比的> 在 2025-06-07 上传 | 大小：1.14mb | 下载：0

[VHDL编程] spi_mem_ctr

说明：spi接口的memory控制代码，非常简单实用，供参考(The memory control code of spi interface is very simple and practical for reference.)
<一粒尘埃> 在 2025-06-07 上传 | 大小：288kb | 下载：0

[VHDL编程] ECC

说明：基于汉明码的ECC纠错算法，可纠错1位，供参考(An ECC error correction algorithm based on hamming code can be used for reference)
<一粒尘埃> 在 2025-06-07 上传 | 大小：1kb | 下载：0

[VHDL编程] timer0

说明：一个简单的timer，包括定时器，计数器功能模式，非常实用，供参考(A simple timer, including timer, counter function mode, very practical, for reference.)
<一粒尘埃> 在 2025-06-07 上传 | 大小：1kb | 下载：0

[VHDL编程] MT9P031_CONFIG

说明：自己做的智能相机,CMOS的配置功能,是经过验证的,可以使用.(The smart camera that you do, the configuration function of CMOS)
<fasdfsda> 在 2025-06-07 上传 | 大小：9.2mb | 下载：0

[VHDL编程] v3

说明：mojo v3 complete eagle schematic
<sesso@yopmail.com> 在 2025-06-07 上传 | 大小：40kb | 下载：0

[VHDL编程] XC6SLX9 Mini Board Documents

说明：spartan 6 fpga custom board schematic and component list
<sesso@yopmail.com> 在 2025-06-07 上传 | 大小：7.2mb | 下载：0

[VHDL编程] clock_test

说明：采用verilog语言，运行在FPGA上的时钟程序，包括小时、分钟、秒，进行计时(Clock programs, including hours, minutes, seconds)
<JJJim> 在 2025-06-07 上传 | 大小：456kb | 下载：0

[VHDL编程] Serial to parallel vhdl

说明：SERIAL TO PARALLEL VHDL CODE
<kiruthikka> 在 2025-06-07 上传 | 大小：9kb | 下载：0

[VHDL编程] Writing Testbenches using System Verilog

说明：Material to learn how to use system verilog and how to write testbenches for verification.
<DRAGON2018> 在 2025-06-07 上传 | 大小：2.64mb | 下载：0

[VHDL编程] 3M

说明：在FPGA实验操作系统实现ASK,FSK,PSK的调制解调，基带信号由M序列发生器产生，经过AD模块在示波器上进行显示，精油DA模块在同一块实验板上进行解调操作，生成信号控制LED灯的亮灭，并与调制输出信号在示波器上同时展示，并进行对比。基带信号为3MHz。(In the FPGA operating system experiment implementation ASK, FSK, PSK modulation and demodulation of the baseband signal
<ryanshuai> 在 2025-06-07 上传 | 大小：45.91mb | 下载：0