[VHDL编程] qts_qii53009

说明：Quartus II SignalTap II说明文档，详细介绍了在quartusII中如何使用SignalTapII实现内部逻辑分析仪功能。-Quartus II SignalTap II documentation, detailed in the introduction quartusII in SignalTapII realize how to use the internal logic analyzer function.
<杨开轶> 在 2025-06-22 上传 | 大小：1.09mb | 下载：0

[VHDL编程] qts_qii53016

说明：
<杨开轶> 在 2025-06-22 上传 | 大小：271kb | 下载：0

[VHDL编程] luchengmokuai

说明：出租车计价器的计路程模块的源代码， vhdl语言开发。-Taximeter distance of the module
<zhang> 在 2025-06-22 上传 | 大小：181kb | 下载：0

[VHDL编程] chufa

说明：一个简单的除法器,可以供各位参考!-A simple division, you can for your reference!
<YjLiu> 在 2025-06-22 上传 | 大小：1kb | 下载：0

[VHDL编程] d02

说明：此程序为脉宽测量电路vhdl代码，能够对输入的脉冲信号用10HZ时钟进行计数，输出计数结果。主模块调用显示、计数、控制三个模块实现主体功能-This procedure for pulse width measurement circuit VHDL code, able to input the pulse signal with 10Hz clock count, the output result of the calculation. Main module calls show tha
<jingken> 在 2025-06-22 上传 | 大小：2kb | 下载：0

[VHDL编程] d11

说明：用层次化设计完成倒计时装置 输入：16位二进制倒计时起始数字、倒计时起始数字的输入使能信号、 倒计时开始信号、复位信号、1MHz时钟信号、10Hz时钟信号。 输出：数码管数据信号及宣统信号，倒计时结束信号。 -Hierarchical design is completed using the countdown device type: 16-bit binary countdown start figures, starting the countdown to enable
<jingken> 在 2025-06-22 上传 | 大小：3kb | 下载：0

[VHDL编程] DE2_LCM_Num

说明：基於DE2系統的LCM verilog code,在LCM右下方顯示數字,每按一次按鍵數字會加1,顏色也會改變-Based on the DE2 System LCM verilog code, in the lower right corner shows the number of LCM, every time key figures will be one color may also be changed
<Emuil> 在 2025-06-22 上传 | 大小：1.04mb | 下载：0

[VHDL编程] DIV_CLK

说明：除頻code,只要修改數字並接上時脈,即可得到所要的頻率-In addition to the frequency code, as long as the modified digital clock connect, you can get to the frequency of
<Emuil> 在 2025-06-22 上传 | 大小：96kb | 下载：0

[VHDL编程] trueif

说明：一个超前进位加法器（及其testbench) .v文件-A CLA (and its testbench). V file
<QU YIFAN> 在 2025-06-22 上传 | 大小：1kb | 下载：0

[VHDL编程] verilog

说明：一个桶形移位寄存器的.v文件，含testbench-Shift Registers a bucket. V file containing Testbench
<QU YIFAN> 在 2025-06-22 上传 | 大小：1kb | 下载：0

[VHDL编程] verilog

说明：一个简单状态机的.v文件，含testbench-A simple state machine. V file containing Testbench
<QU YIFAN> 在 2025-06-22 上传 | 大小：1kb | 下载：0

[VHDL编程] add_overflow

说明：一个带overflow功能的加法器的实现，采用Matlab+Simulink-A band adder overflow function realization using Matlab+ Simulink
<QU YIFAN> 在 2025-06-22 上传 | 大小：9kb | 下载：0