[VHDL编程] Chapter6Sample

说明：描述了使用FPGA接口PDIUSBD12开发USB接口的流程.-Describes the use of FPGA Interface USB interface PDIUSBD12 development flow.
<玄冰> 在 2025-06-05 上传 | 大小：138kb | 下载：0

[VHDL编程] CORDIC

说明：介绍了CORDIC数字计算机的设计，采用的是verilogHDL,在modelsim上可以实现仿真验证，压缩包中包含CORDIC的工作结构图，比较详细-Introduced the CORDIC digital computer design, using the verilogHDL, can be achieved on the ModelSim simulation, compressed package that contains the work of CORDIC structure
<yaoyongshi> 在 2025-06-05 上传 | 大小：138kb | 下载：0

[VHDL编程] VGA-VerilogHDL

说明：用Verilog HDL编写的VGA显示驱动程序-Verilog HDL prepared with VGA display driver
<liping> 在 2025-06-05 上传 | 大小：138kb | 下载：0

[VHDL编程] adder

说明：用VHDL语言实现半加器。已经通过编译和仿真-Implementation using VHDL language half adder. Has passed the compiler and simulation
<孟明川> 在 2025-06-05 上传 | 大小：138kb | 下载：0

[VHDL编程] Alarm

说明：用verilog HDL 写的时钟程序，在DE2上实现了。-Alarm program based on Verilog HDL, run on DE2 Board
<张智> 在 2025-06-05 上传 | 大小：138kb | 下载：0

[VHDL编程] 3des_vhdl

说明：3DES VHDL SOURCE CODE
<Anami > 在 2025-06-05 上传 | 大小：137kb | 下载：0

[VHDL编程] fir

说明：基于verilog的 FIR低通滤波器的实现(Implementation of FIR low pass filter based on Verilog)
<yaaaan > 在 2025-06-05 上传 | 大小：137kb | 下载：0

[VHDL编程] fen

说明：分频器,可以实现时钟分频，频率变小则周期变长(Frequency divider, can realize clock frequency division, frequency becomes smaller, then the cycle becomes longer)
<佳12345 > 在 2025-06-05 上传 | 大小：137kb | 下载：0

[VHDL编程] FiniteStateMachine

说明：一个可以识别正则表达式的状态机，采用了多种Case描述，方便修改(A finite state machine designed for identifying expression patterns)
<BXYMartin > 在 2025-06-05 上传 | 大小：137kb | 下载：0

[VHDL编程] fir

说明：fir滤波器源代码及测试程序,有限脉冲滤波器的源程序及测试程序 ,已经通过仿真了(Filter source code and test procedures,Finite pulse filter source and test procedures, has been through the simulation)
<王大發 > 在 2025-06-05 上传 | 大小：137kb | 下载：0

[VHDL编程] Espier_III

说明：ESPIER III schematic
<sq6tfk32 > 在 2025-06-05 上传 | 大小：137kb | 下载：0

[VHDL编程] Edege_detect

说明：边沿检测模块，实际项目中验证； 功能：上升沿、下降沿检测(Edege detect module Func : rising_edge falling_edge detect)
<郝熊> 在 2025-06-05 上传 | 大小：137kb | 下载：0