[VHDL编程] DUC

说明：数字上变频DUC是与数字下变频ddc相对应的工作.目前实现方式主要有:专用芯片,通用DSP和FPGA实现三种.本程序即给出了XILINX公司的Digital Up Converter核心程序(IP CORE)以及响应的使用说明,对于从事雷达,无线通信的工程人员和研究者有很大用处.-DUC is a digital up-conversion and digital down conversion that corresponds to the work of ddc. Realize the c
<周严> 在 2025-06-23 上传 | 大小：298kb | 下载：0

[VHDL编程] music

说明：出血FPGA,用VHDL做的音乐盒，请各位大侠指点。-Bleeding FPGA, using VHDL to do a music box, please instruct heroes.
<tianxingjianma> 在 2025-06-23 上传 | 大小：298kb | 下载：0

[VHDL编程] colorspaceconversion

说明：用于视频压缩编码中的RGB信号到色差信号变换的VHDL程序，非常实用-For video compression coding of the RGB signal to the color difference signal transform VHDL procedures, very useful
<zs> 在 2025-06-23 上传 | 大小：298kb | 下载：0

[VHDL编程] ALL

说明：数字显示当前的小时、分钟、秒； 2、可以预置为12小时计时显示和24小时计时显示； 3、一个调节键，用于调节目标数位的数字。对调节的内容敏感，如调节分钟或秒时，保持按下时自动计数，否则以脉冲计数； 4、一个功能键，用于切换不同状态：计时、调时、调分、调秒、调小时制式。 -Figures show that the current hours, minutes, seconds 2, can be preset for the 12-hour time display and 2
<宋勤> 在 2025-06-23 上传 | 大小：298kb | 下载：0

[VHDL编程] chufaqiziliao

说明：除法器资料，做除法器的朋友们不可或缺的好论文啊。-Divider information, so the divider indispensable good friends ah paper.
<jiachen> 在 2025-06-23 上传 | 大小：298kb | 下载：0

[VHDL编程] quartus0modelsim0simulation

说明：quartus用modelsim仿真.pdf 内容不错，乘法实用-using modelsim for quartus simulation
<张阳> 在 2025-06-23 上传 | 大小：298kb | 下载：0

[VHDL编程] DDSyuanma

说明：DDS波形发生器 (Synplify pro 编译通过)--输出频率 Fout = Fclk*2^M/2^N--分辨率 Fclk/2^N--最大输出频率 Fout = Fclk*50 (理论值,抽样定理)-DDS Waveform Generator (Synplify pro compiler through)- the output frequency Fout = Fclk* 2 ^ M/2 ^ N- Resolution Fclk/2 ^ N- the maximum output fr
<lishaozhe> 在 2025-06-23 上传 | 大小：298kb | 下载：0

[VHDL编程] adder16

说明：adder16 16位加法器-adder16
<fanpei> 在 2025-06-23 上传 | 大小：298kb | 下载：0

[VHDL编程] xapp1082-zynq-eth

说明：PS and PL Ethernet Performance and Jumbo fr a me Support with PL Ethernet in the Zynq-7000 AP SoC 是学习Vivado 入门文档，源自xilinx，权威易懂 -PS and PL Ethernet Performance and Jumbo fr a me Support with PL Ethernet in the Zynq-7000 AP SoC Learning Vivado
<jiluping> 在 2025-06-23 上传 | 大小：297kb | 下载：0

[VHDL编程] AVA6SV2_DIPLED

说明：A project in vhdl that uses 74hc595 to read up to 16 key and write to 4*7seg simultaneously in pure vhdl code.
<mehdi> 在 2025-06-23 上传 | 大小：297kb | 下载：0

[VHDL编程] VDMA

说明：zynq7000平台上的vdma应用实例，适用于PL部分到 PS部分的高速图像传输。-vdma example on zynq7000， which is very useful to image communications between PL and PS
<haytress> 在 2025-06-23 上传 | 大小：297kb | 下载：0

[VHDL编程] deng

说明：模60计数器，适应verilog 语言实现，一个小程序，联系制作(A module 60 counter, implemented in the Verilog language)
<wiyucx > 在 2025-06-23 上传 | 大小：297kb | 下载：0