[VHDL编程] SY10

说明：本文介绍了乐曲演奏电路的设计与实现中涉及的CPLD／FPGA可编程逻辑控件,开发环境MAX+PLUSⅡ,硬件描述语言HDL以及介绍了在MAX+PLUSⅡ的EDA 软件平台上, 一种基于FPGA 的乐曲发生器的设计方法, 并给出了设计的顶层电路图和底层模块的VHDL（或AHDL）源程序。该设计的正确性已通过硬件实验得到验证。 -The musical performance circuit’s design and implement Abstract: This paper introd
<guo> 在 2025-06-23 上传 | 大小：300kb | 下载：0

[VHDL编程] QuartusII_RAM

说明： 怎样调用IP核设计RAM，，非常简单的设计-How IP-core design called RAM,, a very simple design
<1111vsd> 在 2025-06-23 上传 | 大小：300kb | 下载：0

[VHDL编程] VHDL100

说明：VHDL语言100例 第1例 带控制端口的加法器 第2例 无控制端口的加法器 第3例 乘法器 第4例 比较器 第5例 二路选择器 第6例 寄存器 第7例 移位寄存器 第8例 综合单元库 第9例 七值逻辑与基本数据类型 第10例 函数-VHDL
<lsp> 在 2025-06-23 上传 | 大小：300kb | 下载：0

[VHDL编程] cepin

说明：频率计，在quartus环境下运行的程序，能测量信号的频率，信号的频率越大，测量的越准确-Frequency meter, in quartus environment running programs, and to measure the signal frequency, signal frequency is larger, the more accurate measurement
<李欣> 在 2025-06-23 上传 | 大小：300kb | 下载：0

[VHDL编程] ctoverilog

说明：Verilog-to-C-Compiler: Simulator Generator
<Abhishek> 在 2025-06-23 上传 | 大小：300kb | 下载：0

[VHDL编程] FPGA-Training_Performance_Time_Memory

说明：FPGA培训：性能+时间=存储器。提高FPGA系统设计能力的很好的文档，作者提出串行的概念巧妙的达到目标、节省了成本，很值得学习。-FPGA Training: Performance+ Time = Memory. FPGA system design capabilities to improve well documented, the authors propose the concept of smart serial to achieve objectives, cost savin
<william wei> 在 2025-06-23 上传 | 大小：300kb | 下载：0

[VHDL编程] demo9-vgaout1

说明：VGA EP2C8 显示程序 VGA EP2C8 display program-VGA EP2C8 display program VGA EP2C8 显示程序
<TianRong> 在 2025-06-23 上传 | 大小：300kb | 下载：0

[VHDL编程] SynthesizableVerilogcode

说明：可综合的Verilog代码 可综合的Verilog代码 -Synthesizable Verilog code can be integrated Verilog synthesizable Verilog code, the code can be integrated Verilog code
<胡刚> 在 2025-06-23 上传 | 大小：300kb | 下载：0

[VHDL编程] eliminate_dithering

说明：消抖电路的Verilog描述，经过modesim仿真，在板子上调试可行-Debounce Verilog descr iption of the circuit, after modesim simulation, debugging possible on the board
<xillin> 在 2025-06-23 上传 | 大小：300kb | 下载：0

[VHDL编程] 2FKS

说明：用FPGA实现2FSK调制器,实现输出两种不同频率的正弦波-2FSK modulator using FPGA implementation to achieve two different frequency sine wave output
<vera> 在 2025-06-23 上传 | 大小：300kb | 下载：0

[VHDL编程] VerilogHDL_En

说明：this is a working draft containing preliminary mate- rial, some of which the reader is likely to nd obscure.-The Verilog Formal Equivalence (VFE) Project is funded by the U.K. Engineering and Physical Sciences Research Council (EPSRC). The Pri
<guxiaozhong> 在 2025-06-23 上传 | 大小：300kb | 下载：0

[VHDL编程] FPGA-wireless]

说明：FPGA 无线通信方面 各种源码 很好用-FPGA wireless
<liuchao > 在 2025-06-23 上传 | 大小：300kb | 下载：0