[VHDL编程] gen_clk

说明：通过FPGA产生时钟信号，通过FPGA产生时钟信号-通过FPGA产生时钟信号
<jf> 在 2025-06-15 上传 | 大小：379kb | 下载：0

[VHDL编程] FPGA

说明：结合FPGA和以太网传输的特点，设计了一套数据采集系统，应用FPGA的内部逻辑实现对ADC、SDRAM、网卡控制芯片DM9000的时序控制，以FPGA作为采集系统的核心，通过ADC，将采集到的数据存储到SDRAM中，以FIFO方式从SDRAM中读出数据，并将数据结果通过以太网接口传输到计算机-Combination of FPGA and Ethernet features, designed a data acquisition system, application FPGA' s i
<gdr> 在 2025-06-15 上传 | 大小：379kb | 下载：1

[VHDL编程] modelsim6.0

说明：modelsim 中文使用手册，希望对想学习mldelsim的人有用-modelsim Chinese user manual, and they hope people who want to learn a useful mldelsim
<xinghuo> 在 2025-06-15 上传 | 大小：379kb | 下载：0

[VHDL编程] 091655

说明：基于fpga的coms摄像头 扫描，参考文献，-Fpga based on the coms camera scan, reference literature,
<李彤> 在 2025-06-15 上传 | 大小：379kb | 下载：0

[VHDL编程] music

说明：乐曲硬件演奏电路设计 由顶层文件和数控分频、乐曲简谱码对应的分频预置数查表电路、8位二进制计数器（ROM的地址发生器）组成。演奏乐曲“梁祝”，乐曲可改。已经过硬件下载测试（使用芯片EP1C6Q240 Cyclone系列）-Music by the top hardware performance circuit design file and the NC frequency, music notation code number corresponding to the preset fr
<叶槟> 在 2025-06-15 上传 | 大小：379kb | 下载：0

[VHDL编程] ea642165-49fe-442c-9859-04e0c2abeb4c

说明：modelsim 最完整的教程 有图形界面-modelsim most complete tutorial
<lili> 在 2025-06-15 上传 | 大小：379kb | 下载：0

[VHDL编程] FPGA_shejijiqiao-book

说明：FPGA_设计技巧――ISE_高级设计工具.pdf-FPGA_ design skills- ISE_ advanced design tools. Pdf
<sunyingliang> 在 2025-06-15 上传 | 大小：379kb | 下载：0

[VHDL编程] VHDL_VGA

说明：基于VHDL编写的VGA控制程序，包括详细注释-无
<孙伟成> 在 2025-06-15 上传 | 大小：379kb | 下载：0

[VHDL编程] bpsk_fpga

说明：在FPGA上实现BPSK信号的解调，全部用VHDL语言编写，非常实用。-Implemented on the FPGA BPSK signal demodulation, all with the VHDL language, very useful.
<jiaojian> 在 2025-06-15 上传 | 大小：379kb | 下载：0

[VHDL编程] modelsim6.0

说明：Mentor公司的ModelSim是业界最优秀的HDL语言仿真软件，它能提供友好的仿真环境，是业界唯一的单内核支持VHDL和Verilog混合仿真的仿真器。-Mentor' s ModelSim is the industry' s best HDL language simulation software, it can provide a friendly simulation environment, the industry' s only single-kernel
<王阳> 在 2025-06-15 上传 | 大小：379kb | 下载：0

[VHDL编程] alu

说明：VHDL实现的算术逻辑计算单元（ALU），包括modersim测试文件，即仿真结果。-VHDL implementation of the arithmetic logic calculation unit (ALU), including modersim test file, the simulation results.
<pxjy> 在 2025-06-15 上传 | 大小：379kb | 下载：0

[VHDL编程] watch

说明：EDA数字钟VHDL的程序,它分多个模块进行,主要是采用VHDL语言而不是Verlog语言-the program for digital clock of EDA
<petcat> 在 2025-06-15 上传 | 大小：379kb | 下载：0