资源列表
[VHDL编程] Models_and_Testbenches_11_10_2004
说明:VerilogHDL高级数字设计书中源代码适合学习verilog编程者学习-VerilogHDL advanced digital design book learning Verilog source code for programmers to learn<yckai> 在 2025-06-15 上传 | 大小:465kb | 下载:0
[VHDL编程] DDRSDRAM
说明:用vdhl编写的DDR sdram控制器,采用模块化编写,条理清楚,注解详细,附有存储器的说明。-the ddr sdram controller base vhdl<tangjieling> 在 2025-06-15 上传 | 大小:465kb | 下载:0
[VHDL编程] Design-and-Testing-of-VTOL-UAV-Cyclocopter-with-4
说明:Design and Testing of VTOL UAV Cyclocopter with 4 Rotors<Tihi> 在 2025-06-15 上传 | 大小:465kb | 下载:0
[VHDL编程] demo7-uart
说明:一个编译好的FPGA+UART源代码,可供学习修改-A compiled FPGA+ UART source for learning to modify<lishaoyi> 在 2025-06-15 上传 | 大小:465kb | 下载:0
[VHDL编程] POC
说明:用VHDL语言设计一个并行输出控制器POC,作为系统总线个打印机的借口-The purpose of this project is to design and simulate a parallel output controller(poc) which acts an interface between system bus and printer. The Altera’s Maxplus II EDA tool is recommended and provided for simul<张帆帆> 在 2025-06-15 上传 | 大小:465kb | 下载:0
[VHDL编程] count
说明:本实验利用VHDL 硬件描述语言设计一个0~9999 的加法计数器。根据一定频率的触发 时钟,计数器进行加计数,并利用数码管进行显示,当计数到9999 时,从0 开始重新计数。 SW0 为复位开关。当开关拨至高点平时,计数器归0,当开关拨至低电平时,计数器开始计数。 该电路包括分频电路,计数器电路,二进制转BCD 码电路和数码管显示电路。-This experiment uses VHDL hardware descr iption language to design a 0 ~<panda> 在 2025-06-15 上传 | 大小:464kb | 下载:0
[VHDL编程] verilogiic1121
说明:IIC通信Verilog源码,基于FPGA的IIC时序,有助提高对串行通信的认识。-IIC communication<cao_sir> 在 2025-06-15 上传 | 大小:464kb | 下载:0
[VHDL编程] AD9512_test
说明:该程序包实现时钟芯片AD9512调试,完整的程序包(Clock chip AD9512 debugging, achieve use successfully)<木子朱 > 在 2025-06-15 上传 | 大小:464kb | 下载:0