[VHDL编程] PLDszzds

说明： VHDL的试验教程，可以用来做试验。写的很不错，如果想写点东西，可以参考。-VHDL Test Guide can be used to make the pilot. Write very well, if you want to write something, you can reference.
<chengpan> 在 2025-06-16 上传 | 大小：467kb | 下载：0

[VHDL编程] Electronic_combination_lock

说明：实现电子密码锁的功能，有密码出错，修改密码等功能-Electronic combination lock
<> 在 2025-06-16 上传 | 大小：467kb | 下载：0

[VHDL编程] second

说明：基于FPGA的秒表设计 基于FPGA的秒表设计-FPGA-based FPGA design is based on the stopwatch stopwatch stopwatch design FPGA-based design
<shmyg> 在 2025-06-16 上传 | 大小：467kb | 下载：0

[VHDL编程] second

说明：关于VHDL写的秒表程序，有模块，顶层文件，仅供参考-On the stopwatch to write VHDL procedures modules, top-level documents, for reference only
<娃娃> 在 2025-06-16 上传 | 大小：467kb | 下载：0

[VHDL编程] asynchronoussignal

说明：描述跨时钟域分析,分析和解决异步时钟同步设计问题.-Descr iption of cross-clock domain analysis, analyze and solve design problems in asynchronous clock synchronization.
<张然峰> 在 2025-06-16 上传 | 大小：467kb | 下载：0

[VHDL编程] 1602_jp

说明：FPGA lcd显示程序，可以扫描键盘输入，并在lcd上显示，-FPGA lcd display program, you can scan the keyboard input and display in lcd,
<zdy> 在 2025-06-16 上传 | 大小：467kb | 下载：0

[VHDL编程] ddfs

说明：直接数字频率合成器，整个工程文件都在，仿真也有，直接就能用。-Direct digital frequency synthesizer, the entire project file are in the simulation is also directly be able to use.
<虎> 在 2025-06-16 上传 | 大小：467kb | 下载：0

[VHDL编程] Lab-DigitalLogicReview

说明：a laboratory exercise that helps to understand the basic logic gates and to gain a hands-on experience with them.
<xinghe> 在 2025-06-16 上传 | 大小：467kb | 下载：0

[VHDL编程] lock_wsh-v2

说明：FPGA开发，电子密码锁，使用ISE11.1开发而成-The electronic lock
<沐扬> 在 2025-06-16 上传 | 大小：467kb | 下载：1

[VHDL编程] DDS_Core_Norml_ADDA_C5H

说明： 基于FPGA的DDS内核的信号采集和输出，是基于ALTERA公司的CycloneⅡ的EP2C5芯片，是一个很好的参考示例。-DDS core FPGA-based signal acquisition and output is based on the company s CycloneⅡ of EP2C5 ALTERA chip, is a good reference example.
<安庆隆> 在 2025-06-16 上传 | 大小：466kb | 下载：0

[VHDL编程] UART

说明：已经过调试成功的fpga串口模块，verilog编写-Has been successful commissioning of fpga serial module, verilog write
<flywei784> 在 2025-06-16 上传 | 大小：466kb | 下载：0

[VHDL编程] DES_verilog

说明：用verilog实现的DES(Data Encryption Standard数据加密标准)，把64位明文输入变为64位密文输出块。-Using DES (Data Encryption Standard Data Encryption Standard) verilog to achieve, the 64 plaintext input into 64 output ciphertext block.
<荣志强> 在 2025-06-16 上传 | 大小：466kb | 下载：0