[VHDL编程] fpu_v18

说明：<Floating Point Unit Core> fpupack.vhd pre_norm_addsub.vhd addsub_28.vhd post_norm_addsub.vhd pre_norm_mul.vhd mul_24.vhd vcom serial_mul.vhd post_norm_mul.vhd pre_norm_div.vhd serial_div.vhd post_norm_div.vhd pre_norm_s
<陈朋> 在 2025-09-24 上传 | 大小：466kb | 下载：0

[VHDL编程] DDRSDRAMControllerverilogcode

说明：这个设计是使用Virtex-4实现DDR的控制器的，设计分为三个主要模块：Front-End FIFOs,DDR SDRAM Controller和Datapath Module。其中主要是DDR SDRAM Controller,当然还有测试模块。-This design is the use of Virtex-4 implementation of the DDR controller, the design is divided into three main modules: Fron
<fdasfds> 在 2025-09-24 上传 | 大小：466kb | 下载：0

[VHDL编程] spi_slave_latest.tar

说明：SPI IO 核，非常好用！SPI IP core ，good for use,可用于SoC以及其他模块-SPI IP core ，good for use
<wang641496728> 在 2025-09-24 上传 | 大小：465kb | 下载：0

[VHDL编程] demo7-uart

说明：FPGA EP2C5的串口代码，FPGA新手学习的很基础的代码-about the FPGA IC:EP2C5 uart code.it is use for the fresh one.
<canby> 在 2025-09-24 上传 | 大小：465kb | 下载：0

[VHDL编程] I2C

说明：基于CPLD的I2C总线程序，采用EM570与24C01实现通讯！-EM570 and 24C01, for CPLD
<liu> 在 2025-09-24 上传 | 大小：465kb | 下载：0

[VHDL编程] ISE_lab9_cnt

说明：excd-1 开发学习板 计数器的实现 数码管显示-count a_t_g led
<alex> 在 2025-09-24 上传 | 大小：465kb | 下载：0

[VHDL编程] async_fifo

说明：用verilog语言编写并经过综合验证的异步FIFO的源代码-the verilog code of asynchronizing fifo
<马腾宇> 在 2025-09-24 上传 | 大小：465kb | 下载：0

[VHDL编程] VHDL-Cookbook.the.best

说明：This a Cookbook on VHDL. This is very simple to understand and comprehend-This is a Cookbook on VHDL. This is very simple to understand and comprehend
<Akhil> 在 2025-09-24 上传 | 大小：465kb | 下载：0

[VHDL编程] Electric_clock_design_with_VHDL

说明：本次设计的电子钟具有正常计时，时间手动设置，闹钟，秒表四种功能，能够输出24小时制的时间。 电子钟上电reset后，即以默认设置的时间00：00：00开始正常计时，工作模式为计时模式。mode键是工作模式切换键，按照计时—设置—闹钟—秒表四种模式一次切换。在正常计时模式下，按一下mode键切换至设置模式，left和right键用来调整小时或分钟使能被设置，up和down键用来调整时间，调整单位是1；设置好时间后按start_stop键确认（此处使用start_stop键作为ok键使用）。闹钟
<> 在 2025-09-24 上传 | 大小：465kb | 下载：0

[VHDL编程] DDRSDRAMverilog

说明：本文介绍了sdram控制器的。本文附上了介绍文档，具有详细的说明。-This article describes the sdram controller. The attached introductory document, a detailed descr iption.
<夏建龙> 在 2025-09-24 上传 | 大小：465kb | 下载：0

[VHDL编程] qiangdaqi

说明：设计一个四路抢答器。抢答器必须具有互锁功能，同时抢答时每次只能有一个输出有效。同时，抢答时具有计时功能，限定选手的答题时间，在接近规定时间时进行提示，达到规定时间发出终止音。主持人可控制加分或减分。-Design a four-Responder. Responder must have the interlock function, while there can be only one answer when output is active. Meanwhile, the answer,
<周慧> 在 2025-09-24 上传 | 大小：465kb | 下载：0

[VHDL编程] FPGA-VGA

说明：基于FPGA VGA基本显示源码 晶振50M 分辨率 640 x 480-Based FPGA VGA basic source crystal display 640 x 480 resolution, 50M
<2633063> 在 2025-09-24 上传 | 大小：465kb | 下载：0