[VHDL编程] somethingaboutADC0809

说明：8.4 ADC0809接口电路及程序设计 ADC0808/ADC0809资料； 基于VerilogHDL的ADC0809采样控制器设计； 基于VHDL语言的A_D采样控制器设计。 -8.4 ADC0809 interface circuit and program design ADC0808/ADC0809 information ADC0809 based on the sampling VerilogHDL controller design A_D languag
<冯光> 在 2025-06-08 上传 | 大小：951kb | 下载：0

[VHDL编程] 8bitmultiplexer

说明：Simple eight bit multiplexer using VHDL.
<Aaqib> 在 2025-06-08 上传 | 大小：951kb | 下载：0

[VHDL编程] eetop.cn_quartus_ii_11.0_sp1_patched_sys_cpt_dll.

说明：dll for quartus ii 11.0 windows
<Sergey> 在 2025-06-08 上传 | 大小：951kb | 下载：0

[VHDL编程] DDS-signal-generate

说明：本文描述了怎样利用DDS（直接数字频率技术）来制作信号发生器-how to generate signal with the use of DDS technology
<杨阳> 在 2025-06-08 上传 | 大小：950kb | 下载：0

[VHDL编程] _14_vga_char

说明：用VHDL语言实现的在VGA上显示汉字。可显示不同大小的汉字。可以设定字显示的大小。-Using VHDL in VGA display Chinese characters. Can display Chinese characters of different sizes. You can set the size of the word display.
<january> 在 2025-06-08 上传 | 大小：950kb | 下载：0

[VHDL编程] LCD_NIAN1

说明：1602显示汉字“年月日”，对应的时间需要自己改一下-1602 show the Chinese character for " date" , corresponding to the time of need to change
<王倚> 在 2025-06-08 上传 | 大小：950kb | 下载：0

[VHDL编程] SPI_Master_module

说明：利用VHDL语言编写的SPI主机模块，采用内部自环回已经经过测试，发送接收数据正常，里面有modelsim工程，可以验证下仿真波形-SPI host module using VHDL language, has passed internal self-loopback test, sending and receiving data normally modelsim project, which can be verified under simulation waveforms
<小辉> 在 2025-06-08 上传 | 大小：951kb | 下载：0

[VHDL编程] lab_3

说明：Verlog HDL实现m序列检测“1010”，如果有，则输出一个高电平-The m sequence detection, " 1010" Verlog HDL, if there is a high output
<张正宽> 在 2025-06-08 上传 | 大小：950kb | 下载：0

[VHDL编程] i2c

说明：I2C总线协议的verilog 可直接应用 -I2C bus protocol verilog can be applied directly
<毕禹昕> 在 2025-06-08 上传 | 大小：950kb | 下载：0

[VHDL编程] keyboard_verilog

说明：实现键盘发送字段功能，当键盘按下一个按键后FPGA通过解码做出相应响应。然后转换为显示码。-Sent field of keyboard functions when you press a keyboard key FPGA responds accordingly by decoding. Then converted to display code.
<吕森> 在 2025-06-08 上传 | 大小：951kb | 下载：0

[VHDL编程] Clk50M_div_1HZ

说明：分频实验，将50M时钟分频为1HZ，输出LED1，闪亮-Crossover experiments, 50M clock divider is 1HZ, output LED1, shiny
<徐驰> 在 2025-06-08 上传 | 大小：950kb | 下载：0

[VHDL编程] FpgaFskMod

说明：基于verilog的2FSK调制程序，simulink仿真通过(2FSK modulation program based on Verilog, Simulink simulation passed)
<坏小伙> 在 2025-06-08 上传 | 大小：951kb | 下载：0