[VHDL编程] ddssheji

说明：这是用VHDL语言编写的一个DDS频率合成器的源程序-VHDL prepared a DDS DDS source
<辛若雪> 在 2025-06-08 上传 | 大小：953kb | 下载：0

[VHDL编程] rs422

说明：rs422接 VHDL语言编写 chipescope仿真通过-RS422 access chipescope language VHDL simulation through
<殷凤平> 在 2025-06-08 上传 | 大小：953kb | 下载：0

[VHDL编程] FT245BM

说明：这是一个在MAX II CPLD利用FT245BM 模块实现USB传输的读写程序，用的是Verilog HDL语言-This is a MAX II CPLD module using USB transmit FT245BM reading and writing process, using Verilog HDL language
<杨林成> 在 2025-06-08 上传 | 大小：953kb | 下载：0

[VHDL编程] constraint_design_and_timing_analysis

说明：关于Xilinx_ISE环境下，约束设计和时序分析的应用指南，蛮实用的-On Xilinx_ISE circumstances, bound by the design and timing analysis application guide, very practical
<joan> 在 2025-06-08 上传 | 大小：953kb | 下载：0

[VHDL编程] sopc_led

说明：基于EP3C25写的利用FPGA和SOPC做流水灯的Verilog源码-EP3C25 written based on the use of FPGA and SOPC do Verilog source water lights
<刘洪国> 在 2025-06-08 上传 | 大小：953kb | 下载：0

[VHDL编程] electricwatch

说明：用VHDL语言设计多功能的电子表。实现基本电子表的时间显示、闹钟、秒表等功能-VHDL language design with multi-functional electronic watch. The time table to achieve basic electronic display, alarm clock, stopwatch functions
<mollyma> 在 2025-06-08 上传 | 大小：952kb | 下载：0

[VHDL编程] usrp_inband_usb_WORKS

说明：通用软件无线电平台的FPGA代码，非常有用。用Verilog编写-Universal Software Radio Platform FPGA code, very useful. Written by Verilog
<zhoukan> 在 2025-06-08 上传 | 大小：952kb | 下载：0

[VHDL编程] ee

说明：SDRAM的描述说明，讲解关于SDRAM基础知识，及使用SDRAM 的时序图-SDRAM descr iption descr iption, explain the basics of SDRAM, and the use of SDRAM timing diagram
<sjx123> 在 2025-06-08 上传 | 大小：952kb | 下载：0

[VHDL编程] VLSI-Architectures-for-Discrete-Wavelet-Transform

说明：VLSI architecture and VHDL codes for 1D and 2D DWT and IDWT schemes.
<Sameet A. Khan> 在 2025-06-08 上传 | 大小：952kb | 下载：0

[VHDL编程] BCD-autoplus

说明：利用Verilog HDL语言，编写一个2为BCD码加法器程序，并在DE2板是实现功能的运用。-Auto plus
<HTJ_L> 在 2025-06-08 上传 | 大小：952kb | 下载：0

[VHDL编程] clock24

说明： clk：基准时钟信号输入； sec_narmal:周期为1s的信号输出； sec_s:周期为0.5s的信号输出； sec_m:周期为0.01s的信号输出； sec_h:周期为0.0005s的信号输出；-clk: the reference clock signal input sec_narmal: The cycle of the signal output 1s sec_s: The cycle of the signal output 0.5s sec_m:
<田明> 在 2025-06-08 上传 | 大小：952kb | 下载：0

[VHDL编程] verilog_curr_design

说明：基于Verilog的乒乓球游戏机，由按键代替发接球(Table tennis game machine based on Verilog language, using the buttons to serve and catch..)
<柴老师 > 在 2025-06-08 上传 | 大小：952kb | 下载：0