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[VHDL编程] mem-opt_final
说明:memory optimisation cache memory, RAM,SRAM, main memory related doc and ppt attached<Mahesh> 在 2025-06-08 上传 | 大小:962kb | 下载:0
[VHDL编程] vhdl_16CPU
说明:16位CPU设计,采用VHDL语言,自带测试汇编语言,能实现基本运算和移位、跳转等操作-16-bit CPU design, using VHDL language, self-test assembly language, to achieve the basic operations and shift operations such as jump<戈多> 在 2025-06-08 上传 | 大小:962kb | 下载:0
[VHDL编程] Experiment03
说明:FPGA黑金开发板实验教程,实验3的源代码。实验手册见《verilog那些事儿》-Black gold FPGA development board test tutorials, experiment 3, the source code. Laboratory manual, see " verilog that thing"<castlezju> 在 2025-06-08 上传 | 大小:961kb | 下载:0
[VHDL编程] XD-D01-20110108
说明:压缩感知是近几年比较热门的话题,其中我研究的双像素相机就是基于DMD光调制系统和它-Compressed sensing is more popular in recent years, the topic, which I studied double pixel camera is based on the the DMD light-modulation system and<张一> 在 2025-06-08 上传 | 大小:962kb | 下载:0
[VHDL编程] ise
说明:设计微处理器基本输入输出系统,实现投票系统,通过拨码开关(SW0~SW3)输入,当BTN North (V4)键被按下时收集投票。若投票数大于或等于3票,则点亮板上的LD0,并在超级终端输出“Pass!”。若投票数小于3票,则不点亮LD0,并在超级终端输出“Lose!”-Design microprocessor basic input output system, voting system, input via DIP switch (SW0 to SW3) to collect the b<王先生> 在 2025-06-08 上传 | 大小:962kb | 下载:0
[VHDL编程] finaldesign_watch
说明:基于VHDL的数字跑表源码,芯片采用ALTERA公司的ACEX1K 系列的EP1K10TC100-3,项目设计过程中,用EDA技术作开发手段,运用VHDL语言,实现从0.01秒到59分59秒59 的设计。-VHDL-based digital stopwatch source, ALTERA chip company ACEX1K series EP1K10TC100-3, the project design process, by means of EDA technology for th<huyanting> 在 2025-06-08 上传 | 大小:962kb | 下载:0
[VHDL编程] 11.ppt
说明:THIS USEFULL FOR VLSI-THIS IS USEFULL FOR VLSI<GOPALAKRISHNAN E> 在 2025-06-08 上传 | 大小:962kb | 下载:0
[VHDL编程] example19-LCD1602
说明:基于verilog HDL的LCD1602显示程序,调试通过,可直接调用。-Based verilog HDL of LCD1602 display program, debugging through, can be called directly.<lwb> 在 2025-06-08 上传 | 大小:962kb | 下载:0