[VHDL编程] card

说明：EMIF接口程序 EMIF接口程序 EMIF接口程序-EMIF interface program EMIF interface program EMIF interface program EMIF interface program
<李先生> 在 2025-06-08 上传 | 大小：1kb | 下载：0

[VHDL编程] ov7602

说明：FPGA的vga显示，ise环境下，验证过好用-FPGA-vga display
<苗红松> 在 2025-06-08 上传 | 大小：5kb | 下载：0

[VHDL编程] VHDL_Code

说明：描写nco的完整程序，采用很简介的算法，对大家应该很有用-The complete program descr iption nco, using a very brief introduction of the algorithm, we should be very useful
<王宇> 在 2025-06-08 上传 | 大小：536kb | 下载：0

[VHDL编程] WBL

说明：智能微波炉实现，时分秒计时倒计时，蜂鸣器，显示火力等，VHDL实现-Intelligent microwave oven, when minutes timer countdown, buzzer, according to fire, etc
<白露> 在 2025-06-08 上传 | 大小：930kb | 下载：0

[VHDL编程] 基于MIPS指令集的五级流水线

说明：运用verilog语言实现的MIPS指令集，包括加、减、比较、与、异或等指令。运用五级流水线，设置IF，ID，EX，MEM、WB五个栈间计算模块。运用了forwarding和stop技术。可以使用modelsim验证。
<cjc87267137> 在 2013-07-03 上传 | 大小：138.25kb | 下载：0

[VHDL编程] DES算法的verilog实现

说明：用verilog实现的DES算法。模块划分详细。可以用modelsim验证。
<cjc87267137> 在 2013-07-03 上传 | 大小：100.64kb | 下载：0

[VHDL编程] JK-flip-flop

说明：带有异步置位复位端的上升沿触发的JK触发器，使用VHDL语言实现的-Asynchronous reset terminal set with rising edge triggered JK flip-flop, the use of VHDL language
<chen> 在 2025-06-08 上传 | 大小：15kb | 下载：0

[VHDL编程] spi_interface_premier_slave

说明：verilog版的spi接口的slaver部分程序-verilog version of the spi interface slaver part of the program
<齐天大圣> 在 2025-06-08 上传 | 大小：1kb | 下载：0

[VHDL编程] traffic

说明：一个简单的交通灯控制器，交通灯显示用实验箱的交通灯模块来显示。系统时钟选择时钟模块的1Hz时钟，黄灯闪烁时钟为1Hz，红灯15s，黄灯5s，绿灯15s。-A simple traffic light controller, traffic lights display module test box to display the traffic lights. System clock selection 1Hz clock module clock, flashing yellow clock
<李建国> 在 2025-06-08 上传 | 大小：1.44mb | 下载：0

[VHDL编程] chaoqianjinweiliuweijiafaqi

说明：六位加法器（逻辑门电路实现）verilog 语言编写-6 bit Adder
<nick> 在 2025-06-08 上传 | 大小：33kb | 下载：0

[VHDL编程] ll_clock

说明：数字电子钟的设计，振荡器产生稳定的高频脉冲信号,作为数字钟的时间基准,然后经过分频器输出标准秒脉冲。秒计数器满60后向分计数器进位,分计数器满60后向小时计数器进位,小时计数器按照“24翻1”规律计数。计数器的输出分别经译码器送显示器显示。计时出现误差时,可以用校时电路校时、校分。- Digital electronic clock design, stable high frequency oscillator generates a pulse signal as a digital c
<李建国> 在 2025-06-08 上传 | 大小：1.43mb | 下载：0

[VHDL编程] ALU

说明：verilog编写，八位ALU，加减与或比较-verilog prepared eight ALU, subtract, or compare with
<姬成> 在 2025-06-08 上传 | 大小：2kb | 下载：0