[VHDL编程] chaoqianjinweiliuweijiafaqi

说明：六位加法器（逻辑门电路实现）verilog 语言编写-6 bit Adder
<nick> 在 2025-12-23 上传 | 大小：33kb | 下载：0

[VHDL编程] ll_clock

说明：数字电子钟的设计，振荡器产生稳定的高频脉冲信号,作为数字钟的时间基准,然后经过分频器输出标准秒脉冲。秒计数器满60后向分计数器进位,分计数器满60后向小时计数器进位,小时计数器按照“24翻1”规律计数。计数器的输出分别经译码器送显示器显示。计时出现误差时,可以用校时电路校时、校分。- Digital electronic clock design, stable high frequency oscillator generates a pulse signal as a digital c
<李建国> 在 2025-12-23 上传 | 大小：1.43mb | 下载：0

[VHDL编程] ALU

说明：verilog编写，八位ALU，加减与或比较-verilog prepared eight ALU, subtract, or compare with
<姬成> 在 2025-12-23 上传 | 大小：2kb | 下载：0

[VHDL编程] divider_testbench_vhdl_611508553

说明：分频器的testbench测试，可联合仿真使用-Divider testbench test
<姬成> 在 2025-12-23 上传 | 大小：1kb | 下载：0

[VHDL编程] alu_testbench_vhdl_689102300

说明：ALU的testbench测试，可联合仿真使用-The ALU testbench test can be co-simulation using
<姬成> 在 2025-12-23 上传 | 大小：1kb | 下载：0

[VHDL编程] SONGER

说明：利用ABEL语言设计一个多模计数器，对实验台上的100KHz进行分频，产生8种希望的频率。将8种频率的信号输入喇叭，产生8种不同声音，驱动喇叭的方波占空比应是50％，以增大音量。频率调制成功后，将8种音调按一定的优先级输出。-ABEL language use to design a multi-mode counter, the experimental stage 100KHz dividing to produce eight kinds of the desired frequency.
<李建国> 在 2025-12-23 上传 | 大小：2.01mb | 下载：0

[VHDL编程] EDA_2

说明：简易计算器，可四位同时显示，加减法有指示-Simple calculator four also showed that addition and subtraction with instructions
<姬成> 在 2025-12-23 上传 | 大小：28kb | 下载：0

[VHDL编程] EDA_2_2

说明：键盘扫描，可识别按键，单位显示，但无防抖-Keyboard scanning, can identify keys, display unit, without stabilization
<姬成> 在 2025-12-23 上传 | 大小：18kb | 下载：0

[VHDL编程] half_adder

说明：半加器，数字系统中，二进制运算可转换为加法运算，所以加法器是一种重要的逻辑部件。已成功运行过。-Half adder, digital systems, the the binary operation can be converted to addition operation, the adder is an important logical parts. Has been run successfully.
<李建国> 在 2025-12-23 上传 | 大小：1.19mb | 下载：0

[VHDL编程] dac

说明：运用ISE13.2完成的DAC工程。完成一个数模转换的作用。-Use ISE13.2 completed DAC works. To complete a digital-analog conversion effect.
<李炳> 在 2025-12-23 上传 | 大小：472kb | 下载：0

[VHDL编程] 16bits_multiplier

说明：这是一个有符号的16位乘法器的设计，包含详细的设计报告和全部的verilog代码。乘法器采用booth编码，4-2压缩，超前进位结构-This is a signed 16-bit multiplier design, detailed design reports and contains all of the verilog code. Multiplier using booth encoding ,4-2 compression, lookahead structure
<> 在 2025-12-23 上传 | 大小：592kb | 下载：0

[VHDL编程] SRAM6bit

说明：sram 6bit仿真模型，verilog编写-sram 6bit simulation model, verilog prepared
<> 在 2025-12-23 上传 | 大小：3kb | 下载：0