[VHDL编程] cyc2_cii5v1_01

说明：
<曹雷> 在 2025-05-29 上传 | 大小：638kb | 下载：0

[VHDL编程] fsl

说明：freescale 08系列单片机开发及c语言编程简介-freescale 08 Series single-chip development and c language programming brief introduction
<yxf> 在 2025-05-29 上传 | 大小：638kb | 下载：0

[VHDL编程] Clock

说明：多功能时钟，以调试通过，可以直接用，非常适用于FPGA初学者。-Multi-clock, in order to debug through, and can be very useful for beginners in FPGA.
<HarrisHuang> 在 2025-05-29 上传 | 大小：638kb | 下载：1

[VHDL编程] 8051vhdl_ip_core

说明：8051完整ip内核Vhdl源代码程序。-8051 ip core Vhdl complete source code program
<zhouxiao> 在 2025-05-29 上传 | 大小：638kb | 下载：0

[VHDL编程] viterbi

说明：This a code generator for some kinds of viterbi decoders. It can generate the synthesiable verilog HDL codes. These have been verified under simulation. The generator itself is released under GPL license but the Verilog
<Nagendran> 在 2025-05-29 上传 | 大小：639kb | 下载：0

[VHDL编程] wb_conmax_latest.tar

说明：WISHBONE总线的接口实现，采用Verilog完成。能同时连接8个主设备和16个从设备。-WISHBONE bus interface, the use of Verilog to complete. Can simultaneously connect up to 8 masters and 16 slaves.
<陶宇> 在 2025-05-29 上传 | 大小：639kb | 下载：0

[VHDL编程] QuartusIIanzhuangshiyong

说明：软件使用，讲述qurtes具体操作和使用上，编译，写程序-Software, about the specific operation and use of qurtes, compiling, writing programs
<zhoushou> 在 2025-05-29 上传 | 大小：639kb | 下载：0

[VHDL编程] DVRcn

说明：这是我亲自完成的dvr一体机之后所写的CCTV_10.2寸完整的规格书，已经开始大量了。-This is my personal one machine after the completion of the dvr written CCTV_10.2 inch complete specification, has started a lot of.
<柳莺> 在 2025-05-29 上传 | 大小：639kb | 下载：0

[VHDL编程] dtc

说明：用DE2 开发板 来模拟仿真现实中的电梯控制 此程序中的电梯数目位8层-With the DE2 board to reality simulation of the elevator control this process the number of bits in the elevator 8 layer
<王朋> 在 2025-05-29 上传 | 大小：639kb | 下载：0

[VHDL编程] vhcg_latest.tar

说明：Viterbi algorithm is the most likelihood decode algorithm of convolution code. Viterbi decoder means the VLSI implementation of Viterbi algorithm. In the area of communication, convolution code is very popular, so ho
<phani> 在 2025-05-29 上传 | 大小：639kb | 下载：0

[VHDL编程] RS485verilog

说明：这是用Verilog写的RS485通信程序，可以使用，希望大家能够互相交流，-This is a Verilog writing RS485 communication program, can be used, I hope we can communicate with each other,
<汪静> 在 2025-05-29 上传 | 大小：639kb | 下载：0

[VHDL编程] PGen

说明：double pulse generator start with trick signal control time between pulse by serial loading
<Saksith Thepprasith> 在 2025-05-29 上传 | 大小：639kb | 下载：0