[VHDL编程] state_machine_watchdog

说明：基于状态机的CPLD/FPGA看门狗程序 难能可贵-State machine based on the CPLD/FPGA valuable watchdog process
<ld> 在 2025-07-17 上传 | 大小：635kb | 下载：0

[VHDL编程] xapp860

说明：16通道DDR的LVDS接口（VHDL,Verilog and doc）-16-Channel, DDR LVDS Interface with Real-Time Window Monitoring
<wicky> 在 2025-07-17 上传 | 大小：635kb | 下载：0

[VHDL编程] final_8

说明：8. 對於按鍵輸入密碼鎖，假設reset後，七節燈管顯示「0」，而且使用sw1、sw2、 sw3三個，只要按下任何的sw1、sw2、 sw3，都會讓七節燈管顯示值加「1」。-8. For the key to enter a password lock, assuming that reset after the seven lamp displays " 0" , and the use of sw1, sw2, sw3 3, just press any sw1, sw2,
<samaria> 在 2025-07-17 上传 | 大小：635kb | 下载：0

[VHDL编程] Verilog_LRM

说明：Verilog Language Manual
<designer_vlsi> 在 2025-07-17 上传 | 大小：635kb | 下载：0

[VHDL编程] project-1

说明：this a project design and its report of DESIGN AND IMPLEMENTATION OF LOGIC FUNCTIONS FOR DSP APPLICATIONS USING VHDL.
<sujatha> 在 2025-07-17 上传 | 大小：635kb | 下载：0

[VHDL编程] bicycle

说明：健身自行车项目的源码和顶层文件。基于quartus5.0，通过验收，请放心使用。-Exercise bike and top-level project source files. Based on quartus5.0, through inspection, please rest assured that use.
<zjc> 在 2025-07-17 上传 | 大小：635kb | 下载：0

[VHDL编程] banjiaqisheji

说明：半加器设计。有用的实验操作报告。EDA有详细的操作步骤-Half adder design. Useful experimental operation report. Detailed steps in EDA
<叶特丽> 在 2025-07-17 上传 | 大小：635kb | 下载：0

[VHDL编程] 15_tlc5620dac

说明：这是芯片tlc5420数字模拟信号传换实验，实验是用verilog语言写的，希望对大家有用-This is the pass the chip tlc5420 digital-to-analog signal change experiment, experiment verilog language written in the hope that useful. . .
<王坤> 在 2025-07-17 上传 | 大小：636kb | 下载：0

[VHDL编程] 1366x768_2LVDS

说明：用FPGA产生LCD测试画面，分辨率1366X768-A LCD PATTERN GENERATOR PROGRAM
<xpzcw> 在 2025-07-17 上传 | 大小：636kb | 下载：0

[VHDL编程] usb-blaster-driver-for-win-7

说明：USB BLASTER WIN 7 驱动, 绝对能用,亲测-USB BLASTER WIN 7 drive absolutely can pro-test
<jacky> 在 2025-07-17 上传 | 大小：635kb | 下载：0

[VHDL编程] 3

说明：SOS响铃verilog程序代码， SOS响铃verilog程序代码-SOS rings verilog program
<tanbo> 在 2025-07-17 上传 | 大小：636kb | 下载：0

[VHDL编程] asyn_fifo

说明： 本文同步FIFO为TPRAM（两端口RAM，一读一写）。有详细verilog 程序以及说明-FIFO divided by clock domain can be divided into synchronous and asynchronous FIFO FIFO, FIFO read and write only one clock synchronous, asynchronous FIFO read and write were a clock. FIFO divided by
<jodyql> 在 2025-07-17 上传 | 大小：635kb | 下载：0