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[VHDL编程Music_altera

说明:
<> 在 2025-07-17 上传 | 大小:637kb | 下载:0

[VHDL编程VHDL

说明:源代码不同软件对VHDL语法的支持范围是不一样的,以下程序中的某些语句可能不能运行在所有的软件平台之上,因此程序可能要作一些修改,同时务必注意阅读程序中的注释。-Source code for different types of software support for VHDL grammar is not the same as the scope, the following procedures for some of the statements may not be able to
<> 在 2025-07-17 上传 | 大小:637kb | 下载:0

[VHDL编程texi_jifei_system

说明:基于fpga的出租车计费系统,采用自顶向下的设计方法-FPGA-based billing system of a taxi, using top-down design methodology
<xjl> 在 2025-07-17 上传 | 大小:637kb | 下载:0

[VHDL编程clk_vhdl

说明:Quartus II工程压缩文件,是一个典型的基于FPGA的数字钟工程项目,有50MHz分频、计数、译码等模块。采用VHDL语言编写。-Quartus II project files, is a typical FPGA-based digital clock project, there are sub-50MHz frequency, counting, decoding modules. Using VHDL language.
<kg21kg> 在 2025-07-17 上传 | 大小:637kb | 下载:0

[VHDL编程VHDL_errors

说明:VHDL常见错误集锦!VHDL常见错误解决方案,24例-VHDL Collection of common errors! VHDL solutions for common errors, 24 cases
<朱柏> 在 2025-07-17 上传 | 大小:637kb | 下载:0

[VHDL编程VHDLerror

说明:介绍了在使用FPGA进行设计时,出现的VHDL编程错误-Introduced to the use of FPGA design, VHDL programming error occurred
<钟桂东> 在 2025-07-17 上传 | 大小:637kb | 下载:0

[VHDL编程VHDL_Frequent_error_analysisi

说明:VHDL常见错误分析,尤其是一些容易犯的错误哦,一定要多多注意-Examples of Hardware discr iption
<john> 在 2025-07-17 上传 | 大小:637kb | 下载:0

[VHDL编程IICComponent

说明:IIC的vhdl实现,用ISE12.1建的项目,读取eeprom的接口代码-using FPGA to communicate with the EEPROM through IIC connector
<一笑> 在 2025-07-17 上传 | 大小:638kb | 下载:0

[VHDL编程jtdxt

说明:交通灯系统,有左转灯,译码电路等等,并且已经仿真成功,放心使用。-Traffic light system, there are left turn light, decoding circuit, etc., and have been successful simulation, ease of use.
<xun> 在 2025-07-17 上传 | 大小:638kb | 下载:0

[VHDL编程ADC_2_SEQ

说明:采集模拟输入,电压动态显示在数码管,已经验证过确实可用,大家可以放心下载-Sampling the analog input voltage dynamic display in the digital tube
<> 在 2025-07-17 上传 | 大小:638kb | 下载:0

[VHDL编程da900

说明:FPGA控制DA芯片产生周期信号,用于简单测试芯片性能-DA chip FPGA control signal generation period, for the simple test chip performance
<lixing> 在 2025-07-17 上传 | 大小:638kb | 下载:0

[VHDL编程TIMER

说明:用Verilog语言模拟的数字时钟的功能,时分秒工能都有,适合做毕设,完整工程-Verilog language simulation of the digital clock function, the time of the second division of the work can be, for the completion of the project, complete
<ww> 在 2025-07-17 上传 | 大小:638kb | 下载:0
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