[VHDL编程] sm

说明：This example shows how a Sm component is directly coded in VHDL as concurrent statements. The multiplexor is coded as a single "when" statement. "Sm" is mnemonic for subtractor-multiplexor.
<Gopi> 在 2025-08-03 上传 | 大小：298kb | 下载：0

[VHDL编程] VHDL

说明：用 VHDL 语 言 设 计 流 水 操 作-Operation with the VHDL language design flow
<xie> 在 2025-08-03 上传 | 大小：298kb | 下载：0

[VHDL编程] mul_ser12

说明：本源码是用Verilog编写的12位移位相加乘法器的设计源码，开发软件为MAX+PLUS，已经测试通过。-The Verilog source code is written in the sum of 12-bit shift multiplier design source code, developing software for the MAX+ PLUS, has been tested.
<Aaran> 在 2025-08-03 上传 | 大小：298kb | 下载：0

[VHDL编程] FIR_FPGAlllll

说明：本文运用vhdl语言，研究了对于FIR滤波器（流水线）的实现与改进，欢迎学习-In this paper, vhdl language study for the FIR filter (line) implementation and improvement are welcome to learn
<zhaobinnan> 在 2025-08-03 上传 | 大小：298kb | 下载：0

[VHDL编程] clocknumber

说明：最新数字钟，毛刺极少，运行方便快捷，仿真良好-The latest digital clock, very few glitches, convenient operation, good simulation
<yucia> 在 2025-08-03 上传 | 大小：298kb | 下载：0

[VHDL编程] FPGA_ad2s82

说明：双通道AD2s82测角系统的FPGA控制器实现-FPGA controller for dual-channel AD2s82 angle measuring system
<> 在 2025-08-03 上传 | 大小：298kb | 下载：0

[VHDL编程] eda

说明：奇偶分频，使用Verilog HDL编写，能实现奇数，偶数分频-Parity divide
<易念> 在 2025-08-03 上传 | 大小：298kb | 下载：0

[VHDL编程] counter

说明：用vhdl语言，在QuartusII下，时序逻辑电路设计（带置位的异步可逆（加1或减1）6进制计数器）-With vhdl language, in QuartusII under sequential logic circuit design (set asynchronous reversible (plus or minus) hexa counter)
<李晶盈> 在 2025-08-03 上传 | 大小：298kb | 下载：0

[VHDL编程] bianchuang

说明：用VHDL语言将并行的8位数据换成串行输出-The parallel 8 is the data replaced with the serial output
<baiyouyun> 在 2025-08-03 上传 | 大小：298kb | 下载：0

[VHDL编程] sdram_controller

说明：该模块是一个基于FPGA的SDRAM控制器，该模块有两个接口，一个接口是系统接口，一个连接SDRAM的接口。可以适应不同速度和带宽的SDRAM。-This application note describes the design of a FPGA SDRAM controller.The controller has a system interface on one side and a SDRAM controller for two 16 MB SDRAMs on the other
<高军> 在 2025-08-03 上传 | 大小：298kb | 下载：0

[VHDL编程] Clock-experiment

说明：数字时钟程序，亲自在实验室做过这个实验，实验成功。-Digital clock program, personally done this experiment in the laboratory, the experiment was a success.
<林> 在 2025-08-03 上传 | 大小：298kb | 下载：0

[VHDL编程] EDA-Cont-LED-201006

说明：FPGA-CPLD实习计数器7段数码管控制接口设计与LED显示控制，FPGA译码-FPGA-CPLD internship counter 7-segment LED control interface design and LED display control, FPGA decoder
<云平> 在 2025-08-03 上传 | 大小：298kb | 下载：0