[VHDL编程] Example-b4-1

说明：Altera基本宏功能应用设计实例  “\Example-b4-1\Project”目录下为设计工程  “\Example-b4-1\Solution”目录下为正确的解决方案，仅供读者参考 -Application of the basic macro features Altera Design
<king> 在 2025-06-18 上传 | 大小：296kb | 下载：0

[VHDL编程] doubleportram

说明：高速双端口RAM的vhdl实现。包含仿真波形-High-speed dual-port RAM realize the VHDL. Contains the simulation waveform
<liujingxing> 在 2025-06-18 上传 | 大小：296kb | 下载：0

[VHDL编程] code

说明：一些程式 請大家 多多關照-Some programs more concern please .........
<林> 在 2025-06-18 上传 | 大小：296kb | 下载：0

[VHDL编程] MultBCD

说明：Multiplier BCD - vhdl-Multiplier BCD- vhdl
<svxiuh> 在 2025-06-18 上传 | 大小：296kb | 下载：0

[VHDL编程] ALU

说明：算数逻辑单元，实现算数加、减，加1、减1运算和逻辑与、或、非和传递-Arithmetic logic unit, to achieve arithmetic add, subtract, plus one, minus one operation and logical AND, OR, and transmission of non-
<龙一> 在 2025-06-18 上传 | 大小：296kb | 下载：0

[VHDL编程] vhdlszz

说明：VHDL源码 VHDL源码 VHDL源码 VHDL源码 VHDL源码 -VHDL source code
<qinchengyu> 在 2025-06-18 上传 | 大小：296kb | 下载：0

[VHDL编程] digital-clock

说明：该数字钟论文是我用了一周的时间，采用Verilog DHL语言设计， Quratuse8.1仿真通过的文章-This paper is a digital clock I used a week, Verilog by DHL language design, Quratuse8.1 simulation through the article
<刘平> 在 2025-06-18 上传 | 大小：296kb | 下载：0

[VHDL编程] crcvhdl

说明：crc-vhdl冗余码的vhdl源码，这是16位的crc-crc-vhdl vhdl source code redundancy, which is 16-bit crc
<姚一一> 在 2025-06-18 上传 | 大小：296kb | 下载：0

[VHDL编程] 8bitadder

说明：串行8位加法器工程，已编译成功.标准代码VHDL语言-Serial 8-bit adder works have been compiled successfully
<gaomeng> 在 2025-06-18 上传 | 大小：296kb | 下载：0

[VHDL编程] Example-b4-1

说明：Altera基本宏功能的产生和实现方法.定制一个双端口RAM，DualPortRAM,Quartus II仿真器中做门级仿真,在ModelSim中对这个工程进行RTL级仿真.-Altera basic macro functionality of the generation and realization. Customize a dual-port RAM, DualPortRAM, Quartus II simulator to do gate level simulation, on t
<Gorce> 在 2025-06-18 上传 | 大小：296kb | 下载：0

[VHDL编程] VDMA

说明：zynq7000平台上的vdma应用实例，适用于PL部分到 PS部分的高速图像传输。-vdma example on zynq7000， which is very useful to image communications between PL and PS
<haytress> 在 2025-06-18 上传 | 大小：297kb | 下载：0

[VHDL编程] deng

说明：模60计数器，适应verilog 语言实现，一个小程序，联系制作(A module 60 counter, implemented in the Verilog language)
<wiyucx > 在 2025-06-18 上传 | 大小：297kb | 下载：0