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[VHDL编程] jiaotongdeng_Verilog
说明：十字路*通灯控制器，是课程的结课设计报告，自己写的verilog语言，在quartus ii环境下仿真，具有参考意义。 -traffic signal controllers and It is a subject design report, written in verilog, quartus ii environment, and can be used with reference.<邓涛> 在 2025-06-18 上传 | 大小：293kb | 下载：0
[VHDL编程] ADC0809xianshi
说明：状态机对ADC0809的7段数码显示译码器设计-State machine of the ADC0809 s 7-segment LED Display Decoder<bloodwolf> 在 2025-06-18 上传 | 大小：293kb | 下载：0
[VHDL编程] CMI_endecod
说明：Verilog HDL实现CMI编码和解码，在QuartusII下完成仿真验证。-CMI encoder an decoder using Verilog HDL.<离间> 在 2025-06-18 上传 | 大小：293kb | 下载：0
[VHDL编程] de0_Schematic
说明：Altera FPGA DE0的原理图,包含一些经典的FPGA设计电路及相关的接口-Altera FPGA DE0 schematic, contains some classic FPGA design the interface circuit and related<Hurley> 在 2025-06-18 上传 | 大小：293kb | 下载：0
[VHDL编程] 408_L_G
说明：firmware for LG TV(EEprom FILE)<RajeshSharma> 在 2025-06-18 上传 | 大小：293kb | 下载：0
[VHDL编程] pingpang
说明：模拟乒乓球游戏机，输入有按键消抖模块，利用两个七段数码管的其中9段来模拟乒乓球的移动路线，中间的数码管兼做球网。-Table tennis simulation game, enter a key debounce module, using two seven-segment digital tube to simulate the Table Tennis section 9 of the mobile line, cater to the middle of the digital net<李凡> 在 2025-06-18 上传 | 大小：293kb | 下载：0
[VHDL编程] 31241213verilog_uart_NO
说明：FPGA串口通讯例程，经我修改绝对可用； 默认48M,9600-8-1/2，如果时钟不同只需修改时钟分频数即可。-The FPGA serial interface communication by the modified routine, absolute can be used The default 48 M, 9600-8-1/2, if the clock different modify it only clock points frequency can.<李康> 在 2025-06-18 上传 | 大小：293kb | 下载：0
[VHDL编程] 039_FaceDetection
说明：System will automatically delete the directory of debug and release, so please do not put files on these two directory.<dg> 在 2025-06-18 上传 | 大小：293kb | 下载：0