[VHDL编程] quanjiaqi

说明：全加器的详细设计思路和用VHDL语言编写的详细源代码-increase for the whole of the detailed design ideas and the use of VHDL for preparing a detailed source code
<王为> 在 2025-06-07 上传 | 大小：214kb | 下载：0

[VHDL编程] RiscCPU8

说明：可综合的VerilogHDL设计实例: ---简化的RISC 8位CPU设计简介--- -VerilogHDL be integrated design example:--- simplified RISC 8 bit CPU design Introduction---
<hulin> 在 2025-06-07 上传 | 大小：214kb | 下载：0

[VHDL编程] SIN

说明：使用VHDL语言和CPLD芯片生成39KHz的信号-The use of VHDL language and CPLD chip 39KHz signal generated
<Beyond> 在 2025-06-07 上传 | 大小：214kb | 下载：0

[VHDL编程] aa

说明：xilinx环境下开发vhdl语言串行接口设计-Xilinx VHDL language development environment serial interface design
<wang> 在 2025-06-07 上传 | 大小：214kb | 下载：0

[VHDL编程] Spartan3FPGA

说明：xilinx spartan3 FPGA的最准确权威的配置方法-xilinx spartan3 FPGA authority of the most accurate way to configure
<sunyingliang> 在 2025-06-07 上传 | 大小：214kb | 下载：0

[VHDL编程] juzhenjianpan

说明：本源码用VHDL语言实现了用键盘控制米字管显示十进制-VHDL
<黄秋华> 在 2025-06-07 上传 | 大小：214kb | 下载：0

[VHDL编程] divideUnit

说明：a verilog programmed divide unit
<ash> 在 2025-06-07 上传 | 大小：214kb | 下载：0

[VHDL编程] luojidanyuansheji

说明：组合逻辑单元设计电路，有8个功能！都是普通的逻辑运算-Combinational logic circuit module design, there are eight functional! Logic operations are common
<长飞> 在 2025-06-07 上传 | 大小：214kb | 下载：0

[VHDL编程] VHDL-Design-of-31-bit-Pipelined-Adder

说明：The design runs at 316.46 MHz and uses 125 LEs.
<hooman hematkhah> 在 2025-06-07 上传 | 大小：215kb | 下载：0

[VHDL编程] display_sm

说明：数码管扫描verilog源代码 display code verilog-display code
<YesterDAY> 在 2025-06-07 上传 | 大小：215kb | 下载：0

[VHDL编程] xst_vlog_bl2cl25

说明：DDR 原厂IP核开源代码控制器vrilogHDL代码(xilinx ddr control xst)
<happy2050> 在 2025-06-07 上传 | 大小：215kb | 下载：0

[VHDL编程] zongceshi

说明：普中HC6800-ES V2.0总测试程序 原版无修改(HC6800-ES V2.0)
<Tony Alvin> 在 2025-06-07 上传 | 大小：215kb | 下载：0