[VHDL编程] vhdl_buzzer

说明：蜂鸣器实验 向蜂鸣器发送一定频率的方波可以使蜂鸣器发出相应的音调，该实验通过设计一个状 态机和分频器使蜂鸣器发出“多来咪发梭拉西多”的音调。-buzzer to buzzer this experiment certain frequency square wave can buzzer sounded a corresponding pitch. The experiment by designing a state machine and the buzzer sounded a d
<赵海东> 在 2025-11-22 上传 | 大小：212kb | 下载：0

[VHDL编程] foudiv

说明：可以实现对任意波形分任意频，分频加减通过按键实现。-Can be achieved for any arbitrary waveform at frequency, frequency addition and subtraction through the keys to achieve.
<莱密> 在 2025-11-22 上传 | 大小：212kb | 下载：0

[VHDL编程] siweiyitishumaguanshow

说明：用CPLD实现四位一体数码管的显示，主要是电筛子的功能-Use CPLD realize four one digital tube display, mainly is the function of electricity a sieve
<马龙> 在 2025-11-22 上传 | 大小：213kb | 下载：0

[VHDL编程] YKQ

说明：可逆计数器 一个可逆的十进制计数器，控制端为1时加计数，为0时减计数-Decimal counter the reversible counter a reversible control end 1:00 plus count, count down for 0:00
<杨致远> 在 2025-11-22 上传 | 大小：213kb | 下载：0

[VHDL编程] 1602

说明：VHDL实现的1602液晶显示程序，已调试成功-VHDL realization of 1602 liquid crystal display program, already debugging success
<> 在 2025-11-22 上传 | 大小：213kb | 下载：0

[VHDL编程] D

说明：FPGA VERILOG实现 D触发器 -FPGA VERILOG D flip-flop
<李冰> 在 2025-11-22 上传 | 大小：213kb | 下载：0

[VHDL编程] LCD1602

说明：verilog lcd1602 适合初学者-verilog lcd1602
<董辉辉> 在 2025-11-22 上传 | 大小：213kb | 下载：0

[VHDL编程] VERILOG_FAQ

说明：Verilog FAQ ------------ This document contains 97 frequently asked questions and their answers related to Verilog. It s for novice to Verilog. But it also useful for intermediate Verilog programmer.
<kkk> 在 2025-11-22 上传 | 大小：213kb | 下载：0

[VHDL编程] wu4g

说明：Wake up network layer for a Hardware based radio project, written in VHDL.
<inru> 在 2025-11-22 上传 | 大小：213kb | 下载：0

[VHDL编程] Lab-1

说明：Design and simulate D flip flop with reset button. Objectives Explore Modelsim through a simple circuit design.
<Amr> 在 2025-11-22 上传 | 大小：213kb | 下载：0

[VHDL编程] i2c_master_ip_for_nios

说明：i2c master ip for altera nios, add in qsys
<kevinfeng83> 在 2025-11-22 上传 | 大小：213kb | 下载：0

[VHDL编程] PLL

说明：本次的设计主要任务是学会调用锁相环 IP 核，并对其进行仿真， 具体要求如下：（1）熟练掌握调用锁相环 IP 核的详细步骤。将 50M 的时钟分成 20MHz 和 100MHz 两个时钟（2）对锁相环进行仿真，验证 调用的锁相环的正确性。(The main task of this design is to learn to call the phase-locked loop IP core.)
<小猪仔521> 在 2025-11-22 上传 | 大小：213kb | 下载：0