[VHDL编程] VHDL-CPLD

说明：程序-自动售货机 基于CPLD、FPGA的程序-Program- the vending machine based on CPLD, FPGA program
<孙锁东> 在 2025-11-22 上传 | 大小：1kb | 下载：0

[VHDL编程] RAW2RGB

说明：数字图像处理，ccd，cmos rawtorgb-raw to rgb
<liuxuemin> 在 2025-11-22 上传 | 大小：1kb | 下载：0

[VHDL编程] sobel

说明：多级流水线8位sobel图像处理边缘检测程序-sobel edge detection
<chen> 在 2025-11-22 上传 | 大小：3kb | 下载：0

[VHDL编程] SDI_PassThr_SZ

说明：Xilinx SDI参考设计，Verilog/VHDL源代码和相关文档等-Xilinx SDI pass through Verilog/VHDL source code
<黄棋波> 在 2025-11-22 上传 | 大小：4.7mb | 下载：0

[VHDL编程] alu

说明：In computing, an arithmetic logic unit (ALU) is a digital circuit that performs arithmetic and logical operations. The ALU is a fundamental building block of the central processing unit (CPU) of a computer, and even the simplest microprocessors conta
<Andrew> 在 2025-11-22 上传 | 大小：2kb | 下载：0

[VHDL编程] pinlvji

说明：基于vhdl的等精度数字频率计，经验证，很好用-Based on VHDL precision digital frequency plan etc
<> 在 2025-11-22 上传 | 大小：359kb | 下载：0

[VHDL编程] dds

说明：基于vhdl的dds信号发生器，可产生方波，三角波，正弦波，幅度，频率，相位可调-The signal generator based on VHDL DDS, can produce square wave, triangle wave, sine wave, amplitude, frequency, phase can be adjusted
<> 在 2025-11-22 上传 | 大小：1.55mb | 下载：0

[VHDL编程] sin

说明：基于vhdl的正弦信号发生器，经验证，可作为单独模块使用-The sine signal generator based on VHDL, experience card
<> 在 2025-11-22 上传 | 大小：137kb | 下载：0

[VHDL编程] Counter24hour

说明：用VHDL语言编写的一个二十四进制计数器，一个脉冲输入引脚，一个复位输入端，四个BCD码输出端。与我另外的八个模块是配配套的。-A 24 binary counter programmed with VHDL language.A pulse input, a reset input, four output BCD code. It is one of my total 9 modules that are used to design a digital clock.
<chzhsen> 在 2025-11-22 上传 | 大小：166kb | 下载：0

[VHDL编程] Counter60min

说明：VHDL语言编写的一个六十进制计数器（用于分钟），一个脉冲输入引脚，一个复位引脚，8个BCD码输出引脚，一个进位输出引脚。与我的其它8个模块配套构成一个数字钟。-A 60 binary counter(for minute) programmed with VHDL language.A pulse input, a reset input, eight BCD code output BCD code, a carry bit output. It is one of my total 9 m
<chzhsen> 在 2025-11-22 上传 | 大小：203kb | 下载：0

[VHDL编程] Counter60sec

说明：VHDL语言编写的一个六十进制计数器(用于秒)，一个脉冲输入引脚，一个复位引脚，8个BCD码输出引脚，一个进位输出引脚。与我的其它8个模块配套构成一个数字钟。 -A 60 binary counter（for second） programmed with VHDL language.A pulse input, a reset input, eight BCD code output. It is one of my total 9 modules that are used to de
<chzhsen> 在 2025-11-22 上传 | 大小：144kb | 下载：0

[VHDL编程] Debounce

说明：VHDL编写。在CPLK开发板上设计的数字钟的去抖动电路。该模块相对独立，是学习去抖动的好资料。该模块跟我其它的8个模块配套构成一个数字钟。-Programmed with VHDL.A debouncing circuit which is part of a digital clock designed on a CPLD development board.The module is independent from others and is useful for learning de
<chzhsen> 在 2025-11-22 上传 | 大小：195kb | 下载：0